Chapter 5：CMOS 反相器 Inverter

CMOS 反相器概述

全摆幅输出 (Full rail-to-rail swing) $\Rightarrow$ $\Rightarrow$ 高噪声容限 (High noise margins)
- 输出电压可以完全达到电源电压 $V_{DD}$ 或地 $GND$ 。
- 逻辑电平不取决于器件的相对尺寸（宽长比），因此晶体管可以做成最小尺寸，这被称为无比例电平特性 (Ratioless)。这意味着电路非常健壮。
稳态下总是有通往 $V_{DD}$ $V_{D D}$ 或 $GND$ $GN D$ 的路径 $\Rightarrow$ $\Rightarrow$ 低输出阻抗 (Low output impedance)
1. 输出电阻通常在 $k\Omega$ 量级。
2. 低阻抗意味着较强的驱动能力，从而实现大扇出 (Large fan-out)，即一个门可以驱动多个后续逻辑门（尽管驱动的负载越多，性能/速度会下降）。
极高的输入电阻 (Extremely high input resistance)
1. MOS 晶体管的栅极（Gate）是近乎完美的绝缘体。
2. 导致稳态输入电流几乎为零。输入端几乎不消耗电流，只在切换瞬间为寄生电容充电。
电源与地之间不存在直接的稳态通路 $\Rightarrow$ $\Rightarrow$ 无静态功耗 (No static power dissipation)
1. （此处忽略了漏电流 Leakage current 的影响）。
2. 当电路处于稳定的“0”或“1”状态时，不消耗电能。功耗主要发生在开关切换的瞬态过程中（动态功耗）。
传输延迟 (Propagation delay) 是负载电容和晶体管电阻的函数
1. 电路的开关速度（延迟）取决于对下一级负载电容进行充放电的速度，公式上通常关联于 $RC$ 时间常数。

当 $V_{in}$ 低时，NMOS 截止、PMOS 导通，输出接近 $V_{DD}$ ；当 $V_{in}$ 高时，PMOS 截止、NMOS 导通，输出接近 0；在中间翻转区，两管同时导通，输出会从高电平迅速跌到低电平。图中的 off 表示截止区，sat 表示饱和区，res 表示 resistive region，即线性区或三极管区，此时 MOS 管表现得像一个受控电阻因此也有了右侧图片的等效；绿色虚线 $V_{out}=V_{in}$ 与 VTC 的交点附近对应反相器的翻转电压。

PMOS和NMOS的宽长比设置

为什么PMOS wider than NMOS?

因为 PMOS 的空穴迁移率比 NMOS 的电子迁移率低，所以在相同工艺、相同沟道长度 (L)、相同栅压条件下NMOS 更容易导通，NMOS 驱动电流通常更大，PMOS 上拉能力通常更弱

MOS 管的驱动能力大致与 $\beta = \mu C_{ox}\frac{W}{L}$ 成正比。由于 PMOS 的 $\mu_p < \mu_n$ ，如果想让 PMOS 和 NMOS 的驱动能力接近，就要通过增大 PMOS 的宽度 $W_p$ 来补偿迁移率劣势。

如何maximize the noise margins

核心思路是让反相器的 翻转点 $V_M$ 尽量靠近电源中点： $V_M \approx \frac{V_{DD}}{2}$

而要做到这一点，就要让 上拉网络和下拉网络的驱动能力接近，也就是让： $\beta_n \approx \beta_p$

如何 obtain symmetrical characteristics

这里的 “symmetrical characteristics” 主要指：

VTC 左右更对称
上升时间和下降时间更接近
输出高到低、低到高的切换能力更均衡
翻转点靠近 $V_{DD}/2$

CMOS反相器的静态特性

开关阈值

这个的计算就是让Vin = Vout 然后PMOS和NMOS流过的电流相同，经过连立解方程可得：

V_{M}=\frac{\left(V_{T n}+\frac{V_{D S A T n}}{2}\right)+r\left(V_{D D}+V_{T p}+\frac{V_{D S A T p}}{2}\right)}{1+r}

其中 $r=\frac{k_{p} V_{D S A T p}}{k_{n} V_{D S A T n}}=\frac{v_{\text {satp }} W_{p}}{v_{\text {satn }} W_{n}}$

如果Vdd比较大，那么就可以简化上面式子为：

V_{M} \approx \frac{r V_{D D}}{1+r}

对上式进行反推，也可以得到宽长比与 $V_M$ 之间的函数：

\frac{(W/L)p}{(W/L)n} = \frac{k_n' V_{DSATn}(V_M - V{Tn} - V_{DSATn}/2)}{k_p' V_{DSATp}(V_{DD} - V_M + V_{Tp} + V_{DSATp}/2)}

举例：

我们把Vm 和宽长比的关系绘制成曲线，可以得到

有三点需要注意：

实际上Vm对于这个P N管子宽长比的比值没那么敏感
增大P管宽度，Vm向Vdd这侧移动（也就是增大）
增大n管宽度，Vm向GND这侧移动

噪声容限的计算

采用简化模型，假设是从 $V_{IL}$ 到 $V_{IH}$ 这部分是线性下降的，斜率就是g，这个g的公式计算后面会给出来，那么根据直线的斜率， $NM_H; NM_L$ 都很容易计算

增益gain-g的计算

增益表达式如上，具体计算方法推荐使用公式

g = -\frac{1}{I_D(V_M)} \frac{k_n V_{DSATn} + k_p V_{DSATp}}{\lambda_n - \lambda_p}

后面那个约等于的很有可能近似太多了，和最后计算的结果相差甚远（指作业题）

电源极低时亚阈值电流仍能维持反相功能，但当接近100 mV时增益趋近于1，热噪声将导致电路失效。最低极限VDD大约为 $V_{DDmin} > 2\ldots4,\dfrac{kT}{q}$

对于从高电平反转到低电平——t_pHL
反过来就是t_pLH (Low to High)
总的“平均”延时就是两个取平均

下图是实际反相器延时的一个波形，会发现实际上还有栅漏电容耦合带来的过冲效应，这无疑会增大延时

那么知道反相器有延时，那就要改善——先找它的影响因素，于是我们采用上图右侧的公式进行理论计算，最后得到结果如下：

可以看到它也是Vdd的函数

那么如何减小延时呢？使用如下三个方法

三种手段：减小 C_L、增大 W/L、提高 V_DD

减小负载电容 C_L
- 内部扩散电容：主要来自 drain 的 pn 结，版图上把 drain 画小，可用 folded layout 共享 drain
- 互连线电容：走线越长越宽电容越大，尽量短线，长线插 buffer
- Fanout：带的负载越多越慢，多级驱动用 buffer chain
增大 W/L（最有效）
- W/L ↑ → 驱动电流 ↑ → 延迟 ↓
- Self-loading 陷阱：管子做大后自身 drain 电容也变大，当本征电容超过外部负载时，继续加大 W/L 几乎没用，延迟收敛到本征延迟 t_p0
提高 V_DD
- 用能耗换性能
- 三个限制：
  1. V_DD 超过一定值后，提升收益很小
  2. 动态功耗 ∝ V_DD²，代价大
  3. 可靠性硬上限（氧化层击穿、热载流子），工艺决定不能超