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Chapter 4：导线 Wire

导线的寄生参数、电阻电容模型（集总/分布 RC），以及互连延迟的估算方法。

感觉很多概念考不到，但是都整理在这了，应该重点在 RCmodel 和导线电阻电容的计算上

多层金属金属布线结构 | Layer Stack

AMI 0.6 微米工艺有 3 层金属层：

M1 用于单元内部布线

M2 用于单元之间的垂直布线

M3 用于单元之间的水平布线

现代工艺通常使用 6 到 10 层以上的金属层：

M1：薄、窄（< 3λ） 适合高密度单元

中间层：更厚、更宽（在密度与速度之间权衡）

顶层：最厚，用于 VDD、电源地 GND、时钟 clk

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寄生效应

寄生效应，包括电阻，电容和电感效应，会降低可靠性，会影响性能和功耗。

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寄生参数的简化

  1. 电感可以忽略的情况：

如果导线的电阻足够大（例如横截面积较小的长铝导线就是这种情况）

如果所加信号的上升时间和下降时间足够慢

  1. 仅使用电容模型的情况：导线较短，或者横截面较大，或者互连材料的电阻率较低
  2. 当相邻导线之间的间距较大，或者这些导线并行走线的距离只有很短一段时，导线之间的互连电容可以忽略，并且所有寄生电容都可以等效为对地电容

导线的互连电容

连线电容取决于连接导线的长度和宽度，并且是驱动门的扇出范围以及扇出门数量的函数。

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一个门的输出端总负载电容，不只是下一级门输入带来的电容，还包括：

当前驱动门本身输出节点的寄生电容，中间连线的寄生电容 Cw，后级扇出门的输入栅电容

导线的几何参数

Pitch = w + s

w：导线宽度（wire width）

s：相邻两根导线之间的间距（spacing）

pitch 越小：单位面积里能塞下更多导线，布线密度更高

pitch 越大：导线更稀疏，占面积更大

Aspect ratio: AR = t / w ( 深宽比/纵横比 )

t：导线厚度（thickness）

w：导线宽度（width）

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旧工艺：AR << 1。导线很宽，但不厚，横向扁、竖向矮。

现代工艺：AR ≈ 2。导线相对更窄，但厚度更大，截面更“高而瘦”。

为什么现代工艺喜欢 AR ≈ 2

为了在芯片上塞进更多细导线。

  1. 如果导线做得更窄，就能减小 w，从而减小 pitch，这样同样宽度的区域内可以放更多根线。
  2. 如果只把 w 变小，而 t 不增大，那么横截面积会减小，电阻会明显上升，延迟和功耗都会变差，因此导线厚度也会增加。

导线电阻大致满足：

R∝lw⋅tR \propto \frac{l}{w \cdot t}

横截面积是 w⋅tw \cdot t。

互连线模型

互连线的寄生电阻会阻碍电流，寄生电容会拖慢电压变化，寄生电感会反对电流突变；但在多数普通片上线中，通常以 RC 效应为主，电感常可忽略。

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导线电阻 | Wire Resistance

导线电阻公式：R=ρLA=(ρt)×(LW)R = \frac{\rho L}{A} = (\frac{\rho}{t}) \times (\frac{L}{W})

引入方块电阻：R□=ρt,R=R□LWR_{\Box} = \frac{\rho}{t},R = R_{\Box} \frac{L}{W}

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应对导线电阻

使用更好的互连材料，例如：铜、硅化物

增加更多互连层，减少平均导线长度，采用更好的布局

多晶硅化物制造的MOSFET具有栅极电阻小的优点。

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金属材料的选择

在 180 nm 工艺节点之前，大多数连线使用的是铝（Aluminum）。

现代工艺通常使用铜（Copper），但是铜原子会扩散到硅中，并损坏场效应晶体管（FET），因此铜线必须被扩散阻挡层包围。

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铜互连问题

铜导线的扩散阻挡层具有较高电阻，铜在抛光过程中也容易发生 dishing（凹陷/碟形凹陷），因此有效电阻更高

R=ρl(t−tdish−tbarrier)(w−2tbarrier)R=\frac{\rho l}{(t-t_{dish}-t_{barrier})(w-2t_{barrier})}

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接触电阻

接触孔和通孔也有 2–20 Ω 的电阻

使用多个接触孔来降低电阻，使用多个小接触孔，可以缓解边缘附近的电流集聚（current crowding）

电流流过较大接触区域时，往往不是均匀分布的，而是更集中在边缘或周边区域，这种现象叫电流集聚

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趋肤效应

在高频下，电流倾向于主要沿着导体表面流动，而电流密度会随着进入导线内部的深度呈指数衰减。

随着向导线内部深入，电流密度呈指数级下降。这导致导线的有效横截面积减小，从而使导线的等效电阻增加。

趋肤深度计算公式：

δ=ρπfμ\delta=\sqrt{\frac{\rho}{\pi f\mu}}

ρ\rho：材料的电阻率

ff：信号频率

μ\mu：磁导率

δ\delta：趋肤深度（Skin Depth）

对于1 GHz下的铝导线：δ=2.6 μm\delta = 2.6\ \mu m

总的有效导电截面积大约为：∼2(w+t)δ\sim 2(w+t)\delta，其中w是导线宽度，t是导线厚度。

当趋肤深度 δ\delta 等于导线最大尺寸（宽度 ww 或厚度 tt）的一半时，趋肤效应开始变得显著，此时的频率定义为临界频率

临界频率公式：

意味着高于这个频率必须要考虑趋肤效应

fs=4ρπμ(max⁡(w,t))2f_{s}=\frac{4\rho}{\pi\mu(\max(w,t))^{2}}

这是高频、宽线（或高而厚的线）中的一个问题，例如：时钟线 clocks

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导线电容 | Wire Capacitance

平板电容

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Cint=ϵditdiWLC_{int} = \frac{\epsilon_{di}}{t_{di}} WL

导线并不是理想的平行板，但仍然遵循类似的变化趋势：

  • 增大面积（w,l,t）会增大电容
  • 增大距离（s,h）会减小电容

工艺开始使用低 k 介质作为互连线之间的绝缘材料，例如 k≈3 或更低，k减小是因为介质中会引入空气空隙，从而减小互连线的电容。

边缘电容 | Fringing Capacitance

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考虑边缘电容的影响以后，对于导线的总电容的基础近似：

cwire=wϵditdi+2πϵdilog⁡(2tdit+1)c_{wire} = \frac{w\epsilon_{di}}{t_{di}} + \frac{2\pi\epsilon_{di}}{\log(\frac{2t_{di}}{t} + 1)}

导线电容的高阶近似：

C=ϵoxl[w−t2h+2πln⁡(1+2ht+2ht(2ht+2))]C = \epsilon_{ox}l \left[ \frac{w - \frac{t}{2}}{h} + \frac{2\pi}{\ln \left( 1 + \frac{2h}{t} + \sqrt{\frac{2h}{t} \left( \frac{2h}{t} + 2 \right)} \right)} \right]

当宽高比 (Aspect Ratio) 小于 2 且导线厚度与高度相当 t∼ht \sim h 时，该公式的误差在10%以内。

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电容公式

一根没有相邻导线的连线，其电容可以近似写成：

Ctot=ϵoxl[wh+0.77+1.06(wh)0.25+1.06(th)0.5]C_{tot} = \epsilon_{ox} l \left[ \frac{w}{h} + 0.77 + 1.06 \left( \frac{w}{h} \right)^{0.25} + 1.06 \left( \frac{t}{h} \right)^{0.5} \right]

这个经验公式在 AR < 3.3 时，误差大约在 6% 以内。

边缘电容 vs 平行板电容

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当 W/H < 1.5 时，边缘电容分量主导平行板电容分量。

对于较小的线宽，边缘电容可以使总电容增加到原来的 10 倍甚至更多。

随着 W/H 不断减小，线宽小于绝缘层厚度时，总电容逐渐趋于一个常数值。

线间电容

导线总电容 = 平行板电容 + 边缘电容 + 线间电容

Cwire=Cpp+Cfringe+CinterwireC_{wire} = C_{pp} + C_{fringe} + C_{interwire}

当 W<1.75H 时，线间电容开始占主导地位。 对于更高层的互连线（离衬底更远的金属层），线间电容更明显。

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电容值数据表

0.25um工艺下的平板，边缘，线间电容值

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现代多层互连线电容模型

导线具有单位长度电容。导线总电容包括对相邻导线的电容，对上、下金属层的电容。

Ctotal=Ctop+Cbot+2CadjC_{total} = C_{top} + C_{bot} + 2C_{adj}

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M2（金属2层）电容数据

典型的密集导线电容约为 0.2 fF/μm，与之相比，栅电容大约是 1–2 fF/μm。

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一个 180 nm 工艺中的 metal2 导线，导线和氧化层厚度均为 0.7 μm。

对于衬底上方的一根孤立导线，电容会受到导体间距的强烈影响。

对于夹在 metal1 和 metal3 平面之间的一根导线，电容更高，并且对宽度更敏感、对间距较不敏感。

扩散层与多晶硅

  1. 扩散层电容很高（1–2 fF/μm），与栅电容相当，扩散层的电阻也很高，避免用扩散层长距离走线（diffusion runners）。
  2. 多晶硅的电容较低，但电阻很高，常用于晶体管栅极，有时也用于门之间非常短的连线。

经验法则 | Rules of thumb

多晶硅（poly）只用于短距离连线

导线越短，电阻 R 和电容 C 越小

导线越细，电容 C 越小，但电阻 R 越大

导线时延（考试会考的主要部分）

集中式RC模型 | Lumped RC model

总导线电阻被集中为单一电阻R，总电容被集中为单一电容C。

该方法适用于短导线；对于长导线则存在低估且不准确的问题。

分布式RC模型 | Distributed RC model

电路寄生参数沿导线长度L分布。c和r分别为单位长度上的电容与电阻。

在分布式RC模型中，导线是一种具有单位长度电阻和电容的分布电路。其行为可通过若干集总元件进行近似描述。三种标准近似模型分别是L型模型、π\pi型模型和T型模型，这些模型因形状特征而得名。

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L模型并非理想选择，因其需要大量线段才能获得精确结果。π\pi模型表现更优：仅需三个线段即可实现3%精度。T模型与π\pi模型性能相当，但会生成多出一个节点的电路结构，手动计算或使用电路仿真器时运算速度较慢。因此，长导线建模通常采用3-5段π\pi模型进行仿真。

RC tree 定义

将一个电路网络定义为标准 RC 树，必须满足以下条件：

  1. 唯一路径性：在源节点 s 与网络中的任何其他节点之间，存在且仅存在一条唯一的电阻路径。
  2. 单输入源：网络只有一个输入（源）节点，标记为 s。
  3. 电容连接方式：所有电容都连接在电路节点与地GND之间。
  4. 无电阻回路：电路中不存在电阻构成的闭环回路。

实际上这就是“树状结构”的定义，不能存在回路

路径电阻

从输入节点s到节点i路径上各电阻的总和，即：rii=∑rjr_{ii} = \sum r_j，节点 4 的路径电阻为：r44=r1+r3+r4r_{44} = r_1 + r_3 + r_4

共享路径电阻

从输入节点s到节点i和k的路径上共享的电阻，即

rik=∑rj  ⟹  (rj∈[path(s→i)∩path(s→k)])r_{ik} = \sum_{}^{} r_j \implies \left( r_j \in \left[ \text{path}(s \to i) \cap \text{path}(s \to k) \right] \right)

其中 rjr_j 属于从 ss 到 ii 的路径与从 ss 到 kk 的路径的交集电阻集合，例如：计算ii与4之间的共享电阻

ri4=r1+r3r_{i4} = r_1 + r_3

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Elmore 延迟方程

τDi=∑k=1NCkRik\tau_{Di} = \sum_{k=1}^{N} C_k R_{ik}

其中RikR_{ik}：共享路径电阻，即从源节点 ss 到节点 ii 的路径与到节点 kk 的路径所共同经过的电阻之和。

链式网络 Elmore 延迟方程

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举例（易错）

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这里r1=r2=...=rN=r;      c1=c2=...=cN=cr_1 = r_2 = ... = r_N = r; \,\,\,\,\,\, c_1 = c_2 = ... = c_N = c

  1. 求τDN\tau_{DN}

毫无悬念τDN=c1r1+c2(r1+r2)+...+cN(r1+r2+...+rN)\tau_{DN} = c_1 r_1 + c_2 (r_1 + r_2) + ... + c_N(r_1 + r_2 + ... + r_N )

  1. 求τD1\tau_{D1}

τD1=c1r1\tau_{D1} = c_1 r_1 这是错误的🙅❌

正确的答案应该是

τD1=∑j=1Ncj⋅r1j=c1r1+c2r1+c3r1+⋯+cNr1\tau_{D1} = \sum_{j=1}^{N} c_j \cdot r_{1j} = c_1 r_1 + c_2 r_1 + c_3 r_1 + \cdots + c_N r_1τD1=r1(c1+c2+⋯+cN)\boxed{\tau_{D1} = r_1 (c_1 + c_2 + \cdots + c_N)}

简单导线的分布式 RC 模型的时间常数

将长度为 LL 的导线切分为 NN 个微小的段，每段长度为 L/NL/N。相应地，每小段的电阻为 r⋅(L/N)r \cdot (L/N)，电容为 c⋅(L/N)c \cdot (L/N)（其中 r,cr, c 为单位长度的参数）。

利用 Elmore 延迟累加公式得：τDN=(LN)2(rc+2rc+⋯+Nrc)=(rcL2)N(N+1)2N2=RC N+12N\tau_{DN} = \left(\frac{L}{N}\right)^2 (rc + 2rc + \cdots + Nrc) = (rcL^2)\frac{N(N+1)}{2N^2} = RC\,\frac{N+1}{2N}

当 N→∞N \to \infty（即变为连续导线）时，公式简化为：τDN=RC2=rcL22\tau_{DN} = \frac{RC}{2} = \frac{rcL^2}{2}

发现此时算出的延迟值为集中模型预测值的1/2

分布式 RC 线 | The Distributed RC-line

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RC线的描述电压 V 随时间 t 和位置 x 变化的偏微分方程：rc∂V∂t=∂2V∂x2rc\frac{\partial V}{\partial t}=\frac{\partial^{2}V}{\partial x^{2}}

阶跃响应点

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解释一下：

电压范围列（Voltage Range）

  • 0→50% (tp)0 \to 50\%\ (t_p) — 传播延迟（propagation delay）：输出从 0 上升到终值 50% 所需的时间，衡量"信号到达"的快慢
  • 0→63% (τ)0 \to 63\%\ (\tau) — 时间常数：输出达到终值 1−1/e≈63.2%1-1/e \approx 63.2\% 的时间，即 RC 电路的"自然特征时间"
  • 10%→90% (tr)10\% \to 90\%\ (t_r) — 上升时间（rise time）：输出从 10% 爬升到 90% 所需的时间，衡量"边沿陡不陡"

模型列（Model）

  • Lumped RC（集总 RC）— 把整根导线简化成"一个 R 串 一个 C"的单节电路，公式简单但高估延迟
  • Distributed RC（分布 RC）— 把导线看作 R、C 沿长度连续分布的传输线（或 N 段 RC 梯形的极限），更贴近真实物理

系数含义

  • 0.69、1、2.2 — 集总模型的解析结果
  • 0.38、0.5、0.9 — 分布模型解偏微分方程（扩散方程）得到的数值系数，约为集总值的一半，因为导线近端电容被近端电阻快速充电，不必"等"整根 RC

应用案例（课本105页）：

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后面这两个是——平板电容+边缘电容*2 查表解决

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驱动 RC 线

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  1. 系统总的时间常数由两部分累加而成：
    • RsCwR_s C_w（驱动器延迟部分）：这是由驱动器电阻 RsR_s 对整条线的总电容 CwC_w 充电产生的延迟。它表现为集总 RC 特性。
    • 0.5RwCw0.5 R_w C_w（导线固有延迟部分）：这是导线自身的分布式 RC 延迟。 系统的总时间常数：
    τD=RsCw+RwCw2=RsCw+0.5rwcwL2\tau_D = R_s C_w + \frac{R_w C_w}{2} = R_s C_w + 0.5 r_w c_w L^2
  2. 50% 阈值传播延迟如下，参考前面表格：
tp=0.69RsCw+0.38RwCwt_p = 0.69 R_s C_w + 0.38 R_w C_w

导线尺寸

线宽优化

导线长度由布局架构决定，但可通过选择导线宽度来最小化延迟。

导线宽度可根据驱动器间距变化以调节电阻，从而驱动下游电容。

具有最小延迟的导线采用指数型渐变设计。

最佳渐变设计可使延迟降低约8%。

近似锥形 | Approximate Tapering

可通过若干矩形分段近似实现最优渐缩效果。

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近似锥形互连线的主要原因是为了在提升芯片性能与版图实现难度之间取得平衡，核心目标是追求最小化延迟

级联驱动器

当一个很小的门要去驱动一个很大的负载电容时，直接驱动会很慢，所以在中间插入多级逐渐变大的反相器，让信号一步一步放大驱动能力，从而减小总延迟。

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最优尺寸设计

使用反相器链，每一级的晶体管尺寸比前一级大 aa 倍。

最小化通过驱动器链的总延迟：ttot=n(Cbig/Cg)1/ntmint_{tot} = n(C_{big}/C_g)^{1/n} t_{min}

最优级数：nopt=ln⁡(Cbig/Cg)n_{opt} = \ln(C_{big}/C_g)

驱动器尺寸以尺寸比例 α\alpha 呈指数级递增（呈锥形缩放）。

传输线

当导线长度足够长或电路速度足够快时，导线的电感效应会主导延迟特性。此时必须考虑导线传输线效应——信号在导线中以波的形式传播（而非仅在RC模型中呈现的扩散状态）。信号通过电容模式与电感模式之间的能量交替转换实现传播。

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无损传输线

理想传输线的波方程：∂2v∂x2=lc∂2v∂t2=1v2∂2v∂t2\frac{\partial^2 v}{\partial x^2} = lc \frac{\partial^2 v}{\partial t^2} = \frac{1}{v^2}\frac{\partial^2 v}{\partial t^2}

电流：i=dqdt=cdxdtv=cvv=cl vi=\frac{dq}{dt} = c\frac{dx}{dt}v = cvv = \sqrt{\frac{c}{l}}\,v

特征阻抗：Z0=VI=lc=εμc=1cvZ_0=\frac{V}{I} = \sqrt{\frac{l}{c}} = \frac{\sqrt{\varepsilon\mu}}{c} = \frac{1}{cv}

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终端情形

反射系数ρ\rho的数学定义：

ρ=VreflVinc=IreflIinc=R−Z0R+Z0\rho = \frac{V_{refl}}{V_{inc}} = \frac{I_{refl}}{I_{inc}} = \frac{R-Z_0}{R+Z_0}

其中 R 指的终端电阻值，VincV_{inc}：入射波电压，VreflV_{refl}：反射波电压。

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上图中，a情况是阻抗匹配，ρ=0\rho = 0；b情况是终端开路，ρ=1\rho = 1；c情况是终端短路到地，ρ=−1\rho = -1

计算案例

源端阻抗Zs=5Z0Z_s = 5Z_0，ZL=∞Z_L = \infty

初始入射电压：当阶跃信号刚注入导线时，导线相当于一个大小为 Z0Z_0 的对地电阻。根据电阻分压原理，实际进入导线的初始电压波为：Vinitial=5V×Z05Z0+Z0=56V≈0.8333VV_{initial} = 5V \times \frac{Z_0}{5Z_0 + Z_0} = \frac{5}{6}V \approx 0.8333V

源端反射系数：由于源端电阻5Z05Z_0也不匹配，当反射波回到源端时也会发生二次反射：

ρS=RS−Z0RS+Z0=5Z0−Z05Z0+Z0=46=23≈0.6667\rho_S = \frac{R_S - Z_0}{R_S + Z_0} = \frac{5Z_0 - Z_0}{5Z_0 + Z_0} = \frac{4}{6} = \frac{2}{3} \approx 0.6667

终端反射系数：因为终端开路 RL=∞R_L = \infty，电磁波无法继续前进，发生完全正反射，ρL=1\rho_L = 1。

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源端电阻的影响

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许可协议

© Soleil. This post is licensed under CC BY-NC-SA 4.0.

Chapter 3：器件 Device
Chapter 5：CMOS 反相器 Inverter

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