Lecture 12：MOSFET 尺寸缩微

技术微缩与摩尔定律 | Technology Scaling & Moore's Law

摩尔定律

Godon Moore 在1965年总结了一个规律：

芯片中的器件数目每18-24个月左右会翻一倍。
每一代技术节点（Node）通常由最小线宽/间距定义，特征尺寸约为上一代的70%。
电路面积减少约2倍，有利于降低成本和提高速度。

技术路线图 | Technology Roadmap (Example)

缩微的变化趋势 | Scaling Trends

$V_{dd}$ (电源电压) 随节点缩小而降低，以控制功耗，与此同时晶体管密度和频率持续提升。
$T_{ox}$ (氧化层厚度) 被减小以提高 $I_{on}$ 并保持良好的晶体管特性。
性能分类：HP (High Performance) 和 LSTP (Low Stand-by Power)。
技术演进：从应变硅 (Strained Silicon) ，High-k/Metal-Gate，到湿法光刻（Wet Lithography）再到新结构（如FinFET/UTB）。

英文版
Vdd is reduced at each node to contain power consumption in spite of rising transistor density and frequency
Tox is reduced to raise Ion and retain good transistor behaviors
HP: High performance; LSTP: Low stand-by power

两种性能的对比

HP（High Performance）是指高性能计算处理器工艺，追求极致的运算速度和开关频率。

LSTP（Low Stand-by Power）是指低功率待机的产品，如手机，追求极致的低漏电流（Low Leakage），以延长电池寿命。

英文版
HP (High Performance) refers to the process technology for high-performance computing processors, which pursues ultimate computing speed and switching frequency.
LSTP (Low Stand-by Power) refers to products designed for low standby power consumption, such as mobile phones, which pursue extreme low leakage current to extend battery life.

提醒

Trade-off

阈值电压 ( $V_t$ $V_{t}$ ) 与漏电流 ( $I_{off}$ $I_{o f f}$ )：
- HP 通常具有较低的 $V_t$ 。根据公式 $I_{on} \propto (V_{dd} - V_t)^2$ ，低 $V_t$ 可以提高 $I_{on}$ （速度），但根据亚阈值漏电公式 $I_{off} \propto 10^{-V_t/S}$ ，这会导致 $I_{off}$ 指数级上升。
- LSTP 采用较高的 $V_t$ 。这牺牲了部分 $I_{on}$ （速度），但能将 $I_{off}$ 压低几个数量级，确保设备在待机时不耗电。
氧化层厚度 ( $T_{ox}$ $T_{o x}$ ) 与栅极漏电：
- HP 使用极薄的 $T_{ox}$ 来获得更大的栅电容 $C_{ox}$ ，从而提升电流。但这会面临栅极隧穿漏电流（Gate Tunneling Leakage）的问题。
- LSTP 适当增加 EOT 厚度（例如high K 材料），以物理上阻挡电子隧穿，减少这一部分的功耗。

信息

EOT (Equivalent Oxide Thickness, 等效SiO2氧化层厚度)

EOT 是为了在使用高介电常数（High-k）材料替代二氧化硅（ $SiO_2$ ）时，能有一个统一的衡量标准。

定义：指产生与 High-k 绝缘层相同单位面积电容所需的 $SiO_2$ 层理论物理厚度。
计算公式：

EOT = t_{high-k} \cdot \left( \frac{\epsilon_{SiO_2}}{\epsilon_{high-k}} \right)

Tox分类和对比

物理（光学）厚度 | Physical Thickness

指的是栅介质层实际的几何厚度。

物理厚度决定了栅极泄漏电流 (Gate Leakage Current)。物理厚度越薄，电子越容易发生直接隧穿效应，导致漏电流指数级增加。

英文版
It refers to the actual geometric thickness of the gate dielectric layer.
Physical thickness determines the gate leakage current.As physical thickness decreases, it becomes easier for electrons to undergo the direct tunneling effect, which causes the leakage current to increase exponentially.

电学厚度 | Electrical Thickness

是指从电学特性（主要是栅电容 $C_{ox}$ ）推导出的等效氧化层厚度，包括总的栅介质厚度，多晶硅栅耗尽层以及反型层厚度。

电学厚度直接决定了晶体管的性能，如驱动电流 ( $I_{on}$ ) 和对沟道的控制能力（抑制短沟道效应）

英文版
It refers to the equivalent oxide thickness derived from electrical characteristics, (primarily the gate capacitance $C_{ox}$ ) which includes the total gate dielectric thickness, the poly-silicon gate depletion layer thickness, and the inversion layer thickness.
Electrical thickness directly determines transistor performance, such as the drive current ( $I_{on}$ ) and the ability to control the channel, specifically for suppressing short-channel effects (SCE).

对比

在传统的多晶硅栅 (Poly-Si Gate) $SiO_2$ 工艺中，电学厚度通常大于物理厚度，主要原因包括：

多晶硅耗尽效应 | Poly-depletion effect
- 多晶硅栅在反型时会形成耗尽层，这相当于串联了一个额外的电容，增加了等效的电学厚度。
- 引入金属栅 (Metal-gate) 可以消除这一效应，从而减小 $T_{oxe}$ 。
量子效应 | Quantum effect
- 反型层电荷并非紧贴硅表面，而是有一定的分布深度，这也会增加电学厚度。

应力硅 | Strained silicon

电子和空穴的迁移率可以通过施加的机械应力从而得到提高（降低）。

应力通过改变硅晶体的晶格常数，改变了E-k关系，从而改变了有效质量和迁移率。

英文版
The mobility of electrons and holes can be enhanced (or reduced) through the careful application of mechanical strain.
Strain modifies the E-k relationship by altering the lattice constant of the silicon crystal, thereby changing the effective mass and carrier mobility.

上图中PFET提高空穴表面迁移率原理如下：（应该不会考这么深吧，只是放在这了）

短沟道效应 | Short-Channel Effect (SCE)

定性解释 | Qualitative Explanation of SCE

在栅极下方形成反型层之前，栅极下方的硅表面必须先被耗尽（耗尽深度为 $W_{dm}$ ）。

源极和漏极的 PN 结会协助耗尽栅极下方的硅区域。

沟道区域内的一部分耗尽电荷是由源/漏 (S/D) 区域的电荷平衡的，而不是由栅极电荷平衡。
结论 $\Rightarrow$ 达到反型状态所需的栅极电荷减少（即阈值电压 $|V_T|$ 降低）。

阈值电压滚降 | Threshold Voltage Roll-off

$V_t$ 随着 $L_g$ （栅极长度）的减小而减小。它决定了最小可接受的 $L_g$ ，因为如果 $V_t$ 变得太小，关断电流 $I_{off}$ 会过大。

为什么上图中数据是针对 $L_g$ （栅长）绘制的，而不是 $L$ （沟道长度）？

$L$ 难以直接准确测量，而 $L_g$ 容易测量。此外， $L_g$ 是制造工程师可以直接控制的物理量。

L is difficult to measure. Lg is. Also, Lg is the quantity that manufacturing engineers can control directly.

沟道方向电场分布 | Electric Field Along Channel

MOSFET 沟道内的横向电场在漏端最强，并且短沟道/高 $V_{DS}$ 时会出现非常尖的峰值，甚至可以高达 $\mathcal{E}_{\text{peak}} = 10^6 V/cm$ 。

在较大 $V_{DS}$ （接近/进入饱和）时，漏端附近会出现 pinch-off（夹断区）/强电势突降区域：电势在很短距离内掉很多，于是在漏端形成了很高的电场峰值。

At larger $V_{DS}$ (near or in saturation), a pinch-off region (strong potential drop region) forms near the drain: the potential drops significantly over a very short distance, producing a very high peak electric field at the drain end.

高电场带来的问题

撞击电离 | impact ionization

在漏端强电场区，载流子（电子/空穴）会被加速到高能；

高能载流子撞击晶格，产生 e–h 对（电离）：

电子多数被漏端收集；
空穴可能注入衬底/流向衬底接触，形成 substrate current（衬底电流）。

常见后果：额外漏端电流、寄生效应增强、可靠性变差（也常与热载流子效应相关联）。

栅氧/界面/体区损伤 | damage to gate-oxide interface and bulk

高能“热载流子”可能注入到氧化层或在 Si/SiO2 界面产生陷阱；

长期会导致：阈值漂移、迁移率下降、跨导下降、漏电上升、器件老化等可靠性问题。

轻掺杂漏极结构

Lower pn junction doping results in lower peak E-field（好处）把漏端靠近沟道处的结（pn 结）做得更轻掺杂，可以把电势下降拉长，从而降低局部最大电场峰值。
Hot-carrier effects reduced（好处）当漏端峰值电场很大时，沟道末端的载流子会被强烈加速，变成“热载流子（hot carriers）”。而LDD 把漏端峰值电场压低，所以热载流子效应会明显减轻。
Series resistance increased（代价） n− 延伸区掺杂更轻，导致电阻率更高，而且它又位于电流路径上（沟道—漏极之间），所以等效上会多出一段 源/漏串联电阻。

寄生源漏电阻 | Parasitic Source-Drain Resistance

器件越缩小，寄生电阻 $R_s$ 占比越高， $I_{Dsat}$ 越小，0.1 µm MOSFET 里 $I_{Dsat}$ 约降 15%。

if \ I_{Dsat0}∝(V_{GS}−V_T)

I_{Dsat}=\frac{I_{Dsat0}}{1+\dfrac{I_{Dsat0}R_s}{(V_{GS}-V_T)}}

上式可以用下面两个式子进行推导得出：

I_{Dsat}=k\,(V_{GS,\mathrm{int}}-V_T)=k\,(V_{GS}-I_{Dsat}R_s-V_T)

I_{Dsat_0}=k\,(V_{GS}-V_T)

Rs 源端寄生电阻（Source resistance）和 Rd 漏端寄生电阻（Drain resistance）两个电阻中，Rs 对MOSFET的性能影响更明显。

由式 $V_{Dsat}=V_{Dsat0}+I_{Dsat}\,(R_s+R_d)$ 可以发现，外部看到的 $V_{Dsat}$ 反而变大，这是由于外部施加的 $V_{DS}$ 会被串联电阻占去一部分，致使 $V_{Dsat}$ 会比内在晶体管进入饱和所需的 $V_{Dsat_0}$ 更大。

漏致势垒降低 | Drain Induced Barrier Lowering (DIBL)

当沟道变短、源漏更近时，漏端电压 $V_D$ 会降低源端与沟道的势垒高度，从而减小 $V_t$ 的现象称为漏致势垒降低。这会让载流子更容易从源端注入沟道，于是 亚阈值电流（subthreshold current）显著上升。

When the channel becomes shorter and the source and drain move closer together, the drain voltage $V_D$ lowers the potential barrier between the source and the channel, thereby reducing the threshold voltage $V_t$ . This effect is called drain-induced barrier lowering (DIBL). It makes it easier for carriers to be injected from the source into the channel, so the subthreshold current increases significantly.

MOSFET的沟道长度 L 减小以后，亚阈值摆幅（SS）变大，这时的MOSFET会很难被关断。

引用自教材
该式 $V_t = V_{t\text{-}long} - (V_{ds} + 0.4)\, e^{-L/l_d}$ 来自于简单电容模型，其中的 $l_d$ 可以被称为DIBL的特征长度。在新的工艺节点为了让 $L$ 降低， $l_d$ 应该随着 $L$ 按比例降低。这意味着我们应该减小 $T_ox$ 、 $W_dep$ 和/或 $X_j$ 。实际上，在每个工艺节点这三项都会降低，从而实现 $l_d$ 的降低。降低 $T_ox$ 可以增加栅控能力或者增加 $C_{oxe}$ 。减小 $X_j$ 通过减小漏区尺寸而减小 $C_d$ 。减小 $W_{dep}$ 可以通过引入地平面（衬底的中性区或耗尽区底部），趋于从电学上屏蔽沟道和漏区之间的耦合，这样也可以减小 $C_d$ 。

MOSFET OFF State vs. ON State

亚阈值区 | Sub-threshold regime

当 $V_{GS}<V_T$ 时，沟道没有形成强反型的低阻通道，源端到沟道之间存在势垒。载流子要从源端进入沟道，主要靠热运动+浓度梯度越过势垒（即扩散电流）。

Subthreshold swing S 与 DIBL

亚阈值摆幅：SS 越小，说明栅控越强，关断更彻底。

DIBL：漏端电压把源端势垒压低，OFF 漏电上升，等效 $V_T$ 下降。

导通区 | ON state

导通时沟道形成强反型层，相当于出现一条可导电的通道。载流子在横向电场 $E_x$ 下发生漂移，此时的 $I_{DS}$ 主要由漂移电流决定。

穿通&寄生 BJT | Punchthrough & parasitic BJT

Punchthrough（穿通）：当 $V_{DS}$ 很大、沟道很短时，源漏耗尽区可能在沟道下方连接，导致源端势垒被严重削弱，即使栅控也压不住， $I_{DS}$ 电流突然变大（类似失控漏电）。

寄生 BJT 效应：MOSFET 的源/体/漏天然构成一个寄生双极管（例如 nMOS 中：源 n+—体 p—漏 n+）。高场下的碰撞电离产生的空穴会抬高体电位，可能触发寄生 BJT 导通，引发更大电流 $I_{DS}$ 。

寄生串联电阻 | Parasitic series resistances

源端电阻 $R_s$ 会减小有效的 $V_{GS}$ 。

源端和漏端的电阻（ $R_S$ 和 $R_D$ ）和会减小有效的 $V_{DS}$ 。

亚微米MOSFET的结构与设计 | Submicron MOSFET: Structure and Design

Vertical (Channel) Engineering：纵向/沟道工程主要解决栅控与短沟道效应： $V_T$ roll-off、DIBL、亚阈值摆幅等。

Horizontal (Drain) Engineering：横向/漏侧工程主要解决漏端高电场相关问题：热载流子、穿通、寄生 BJT，同时兼顾串联电阻。

减小栅绝缘层的电学厚度和隧穿电流 | Reducing Gate-Insulator Electrical Thickness and Tunneling Leakage

减小氧化层厚度目的是

增大 $C_{ox}$ 以提高 $I_{on}$ （导通电流）
降低亚阈值摆幅（subthreshold swing）
控制阈值电压 $V_t$ 的回落（roll-off）

如果氧化层太薄也会产生很多问题

会因高电场导致击穿（breakdown）
漏电流（leakage current）增大

栅极隧穿漏电流 | Gate Tunneling Leakage Current

当栅氧层（或等效栅氧厚度 EOT）被做得很薄时，栅极会出现“量子隧穿”泄漏电流（Gate Tunneling Leakage），并且它会成为继续缩小栅氧厚度的主要限制因素。

对于厚度低于 1.5 nm 的 SiO2 膜，栅漏电会大到功耗/可靠性都无法接受，这将成为最严重的限制因素。

电子以热运动速度到达栅氧化层势垒处，并以式 $P \approx \exp\!\left(-2T\sqrt{\frac{8\pi^{2}m}{h^{2}}\,(V_{H}-E)}\right)$ 给出的几率进入栅极。这是栅极漏电流的产生原因。右图给出了随着 SiO2 厚度的减小，栅极漏电流指数上升，这一趋势与隧穿模型的预测相吻合。漏电流可以通过在 SiO2 中添加氮元素而减小 10 倍。

高 k 介质材料在相同的等效氧化层厚度（EOT）的条件下，具有更低的隧穿电流。

Replacing SiO2 with High-k Dielectric

HfO2 的相对介电常数 k 约为 24，是 SiO2 的 6 倍。

一个 6 nm 厚的 HfO2 薄膜具有 1 nm 的等效氧化层厚度（Equivalent Oxide Thickness），对于电子和空穴具有更厚（虽然更低）的隧穿势垒，隧穿概率按指数下降，栅漏电流大幅减小。

其他具有吸引力的高 k 介质包括 ZrO2 和 Al2O3。

HfO₂ has a relative dielectric constant (k) of ~24, six times larger than that of SiO₂.
For the same EOT, the HfO₂ film presents a much thicker (albeit a lower) tunneling barrier to the electrons and holes.
$T_{oxe}$ can be further reduced by introducing metal-gate technology since the poly-depletion effect is eliminated.

Challenges of High-K Technology

挑战

在 IC 制造工艺中采用高 k 介质的难点在于：

高 k 介质与硅衬底和栅极之间的化学反应；

比 Si-SiO2 系统更低的表面迁移率和更多的氧化层电荷；

high-k 里可能存在一些等效正电荷或电荷陷阱效应，使得 pMOS 的阈值看起来偏低（|Vt|变小）。

解决方法：

这些问题可以通过在硅衬底和高 k 介质之间插入一层很薄的 SiO2 界面层得到改善。

question:

How can $T_{inv}$ be reduced?

增强栅对沟道的电场控制：更小 EOT、更强栅电容（在不引起过大泄漏的前提下）
~~消除 poly-depletion~~：用 ~~metal gate~~ ~~替代 poly-Si 栅，使载流子更“贴近”界面、减少等效厚度贡献~~
优化界面层厚度/质量：界面层太厚会增加等效距离，太薄又会牺牲界面质量，需要折中。这个方法是应对 high-k 材料应用的，high-k 材料往往会在 Si 与 high-k 之间插入一层薄 SiO₂ 来改善界面质量，但它会增加等效厚度。

Trade-off：IL 太薄会带来界面缺陷、迁移率/可靠性问题；太厚又会让 EOT / Tinv 超标。

降低量子反型层厚度 $T_{\text{qm}}$ （让反型电荷更靠近界面）

Enhance the gate’s electrostatic control over the channel: achieve a smaller EOT and a higher gate capacitance, as long as this does not cause excessive leakage.
~~Eliminate poly-depletion:~~ ~~replace the poly-Si gate with a metal gate so that carriers are “closer” to the interface, reducing the contribution to the effective thickness.~~
Optimize the interfacial-layer thickness/quality: an overly thick interfacial layer increases the effective distance, while an overly thin one degrades interface quality, so a trade-off is required. This approach is specifically used for high-k integration: a thin SiO2 interfacial layer is often inserted between Si and the high-k dielectric to improve the interface, but it increases the effective thickness.
Reduce the quantum inversion-layer thickness $T_{\text{qm}}$ (bring the inversion charge centroid closer to the interface).

金属源/漏的MOSFET | MOSFET with Metal Source/Drain

金属源/漏MOSFET或Schottky源/漏MOSFET可以有非常浅的结（有助于减小短沟效应）和很低的串联电阻，因为硅化物比N+或P+硅电导率高10倍以上。唯一的问题是金属源/漏MOSFET的 $I_d$ 有可能比普通MOSFET的 $I_d$ 要低，这是因为如果 $\phi_B$ 太大，有可能阻止载流子（NFET中的电子）从源注入到沟道区。

金属源/漏MOSFET的 $I_d$ 可能比传统低的原因

图（b）给出了从源到漏的沟道界面的能带图。为了简单起见，Vds设为0。这个能带图与传统MOSFET在Vg=0时的能带图类似，其中势垒阻止了电子从源区到沟道，因而整个晶体管处于关态。

在开态，如图（c）所示，沟道Ec被栅压拉下来，但源漏边缘的Ec并未受到影响，势垒高度仍固定为 $\phi_B$ 。这个势垒在传统MOSFET中是不存在的，它会降低金属源/漏MOSFET的Id。

解决方法

为了充分释放Schottky源/漏MOSFET的潜力，对于NFET应该采用 $\phi_{Bn}$ 非常低的Schottky结技术。可以在金属和沟道之间加上一层N+薄层，这将减小势垒对电流的影响。但是需要注意，由于 $\phi_{Bn}$ 降低，减小Schottky漏-衬底结会导致反向漏电流过大的问题。

Ion 和 Ioff 之间的折中及可靠性设计

$I_{off}$ 主要组成部分是亚阈值电流

I_{\mathrm{off}}(\mathrm{nA}) = 100 \cdot \frac{W}{L}\cdot e^{-\frac{qV_t}{\eta kT}} = 100 \cdot \frac{W}{L}\cdot 10^{-\frac{V_t}{S}}

Vt decreases with L, a fact known as Vt roll-off, caused by drain-induced barrier lowering (DIBL).

以下是DIBL的经验公式，结合简单电容模型：

V_t = V_{t\text{-long}} - (V_{ds}+0.4)\cdot e^{-\frac{L}{l_d}}

l_d \propto \sqrt[3]{\,T_{\mathrm{oxe}}\, W_{\mathrm{dep}}\, X_j\,}

短沟道器件的输出电导 $g_{ds}$

$g_{ds} = g_{msat} × e^{−L/l_d}$ ，其中 $l_d$ 是DIBL的特征长度。

制造过程的波动与设计 | Variations and Design for Manufacturing

如果Vt设计得很高，亚阈值区Ioff将不成问题。但Vt过高会减小Ion，从而降低电路速度，这是不能接受的。采用一个大的Vdd可以提高Ion，但这也是不能接受的，因为这会提高功耗，而功耗已经太大了。减小L可以提高Ion，但这会降低Vt从而提高Ioff。

上图给出了大量晶体管的 log Ioff 与 Ion 的关系。通过有意改变 Lg 值和无意制造 Lg 参数的波动所导致的 Ion（及Ioff）变化情况。图中的 Ion 和 Ioff 并不严格地在一条直线上，这是由于 Lg 和 Vt 的工艺偏差以及栅长的差异造成的。

问题

问题：以下哪个改变（如果有的话）可以减小亚阈值区漏电流，同时还能提高Ion？更大的Vt，更大的L，更小的Tox，还是更小的Vdd？

唯一有可能做到的就是更小的Tox。

栅氧层变薄， $C_{ox}=ε_{ox}/T_{ox}$ 变大，在相同 $V_{GS}$ 下更容易形成更强反型，由于 $I_{on}\propto \mu C_{ox}(V_{GS}-V_T)^2$ ，驱动电流增大。同时栅控能力更强，亚阈值摆幅 $S=(\ln 10)\frac{kT}{q}\left(1+\frac{C_{dep}}{C_{ox}}\right)$ 减小，会让 $I_{off}$ 指数级下降。

更大 $V_t$ ： $I_{off}$ 指数级下降，但 $I_{on}$ 也会下降。
更大L：短沟道效应减弱， $I_{off}$ 会减小，但沟道更长 $I_{on}$ 会减小。
更小 $V_{dd}$ ：DIBL 变弱，I_减小，但驱动电压变小 $I_{on}$ 还是会降低

解决方法：抗工艺波动的电路设计 | Variation Tolerant Circuit Design

工艺已经发展到可以解决Ion和Ioff之间强烈的折中关系，也就是速度和待机功耗之间的折中。

多阈值电压 | Multiple Vt

一个工艺往往提供2~3个（或者更多）Vt给电路设计者进行选择。一个大的电路可以先采用高Vt的器件来进行设计。电路时序仿真会确定信号路径，以及哪些部分的速度需要调高。这时可以采用中等Vt的器件来替换这部分电路。最后可以采用低Vt的器件来替换需要更高速的电路，这部分占的比例往往十分小。

多电源电压 | Multiple Vdd

高的Vdd可以用于少量的、但需要高速的电路，而低Vdd可以用于其他电路。更大的Vdd可以提供更高的速度，并且（或者）允许使用更大的Vt来抑制漏电流。最终由于大部分电路在低Vdd下工作，动态功耗可以降低。

按时间所需调整
在类似处理器的大的电路中，某一时刻只有某些电路模块需要工作在高速度下，而其他电路工作在低速或者待机状态。需要高速工作的电路可以设置相对较低的 Vt 来产生大的 Ion，使得电路可以工作在高速状态。

阱偏置技术 | Substrate/Well bias

只有部分电路模块需要以高速工作，其余部分可以采用反向阱偏置来提高 Vt。
结合智能控制电路，这些技术还可以减小芯片间（chip-to-chip）和模块间（block-to-block）的差异。
希望器件具有比传统 MOSFET 更强的体效应（body effect）。

引自教材
这个阱偏置技术同时提供了补偿片间和模块间偏差的方法，这些偏差是由于不可避免地制造设备和制造工艺的偏差导致的。在制造与电路设计之间，可以采用很多技术来减小工艺偏差的问题，这些技术统称为可制造性设计(DFM，Design For Manufacturing)。器件偏差的一个主要原因是光刻工艺对 Lg 控制的非理想性。有些偏差是随机偏差，有些偏差是或多或少可以预测的，称为系统偏差。小尺寸 MOSFET 中掺杂原子数量和位置的统计偏差会导致阈值电压显著波动。为了考虑电路设计中片间和片内的随机偏差，需要复杂的设计方法学。