Lecture 12：MOSFET 尺寸缩微

技术微缩与摩尔定律 | Technology Scaling & Moore's Law

摩尔定律

Godon Moore 在1965年总结了一个规律：

芯片中的器件数目每18-24个月左右会翻一倍。
每一代技术节点（Node）通常由最小线宽/间距定义，特征尺寸约为上一代的70%。
电路面积减少约2倍，有利于降低成本和提高速度。

技术路线图 | Technology Roadmap (Example)

缩微的变化趋势 | Scaling Trends

$V_{dd}$ (电源电压) 随节点缩小而降低，以控制功耗，与此同时晶体管密度和频率持续提升。
$T_{ox}$ (氧化层厚度) 被减小以提高 $I_{on}$ 并保持良好的晶体管特性。
性能分类：HP (High Performance) 和 LSTP (Low Stand-by Power)。
技术演进：从应变硅 (Strained Silicon) ，High-k/Metal-Gate，到湿法光刻（Wet Lithography）再到新结构（如FinFET/UTB）。

英文版
Vdd is reduced at each node to contain power consumption in spite of rising transistor density and frequency
Tox is reduced to raise Ion and retain good transistor behaviors
HP: High performance; LSTP: Low stand-by power

两种性能的对比

HP（High Performance）是指高性能计算处理器工艺，追求极致的运算速度和开关频率。

LSTP（Low Stand-by Power）是指低功率待机的产品，如手机，追求极致的低漏电流（Low Leakage），以延长电池寿命。

英文版
HP (High Performance) refers to the process technology for high-performance computing processors, which pursues ultimate computing speed and switching frequency.
LSTP (Low Stand-by Power) refers to products designed for low standby power consumption, such as mobile phones, which pursue extreme low leakage current to extend battery life.

提醒

Trade-off

阈值电压 ( $V_t$ $V_{t}$ ) 与漏电流 ( $I_{off}$ $I_{o f f}$ )：
- HP 通常具有较低的 $V_t$ 。根据公式 $I_{on} \propto (V_{dd} - V_t)^2$ ，低 $V_t$ 可以提高 $I_{on}$ （速度），但根据亚阈值漏电公式 $I_{off} \propto 10^{-V_t/S}$ ，这会导致 $I_{off}$ 指数级上升。
- LSTP 采用较高的 $V_t$ 。这牺牲了部分 $I_{on}$ （速度），但能将 $I_{off}$ 压低几个数量级，确保设备在待机时不耗电。
氧化层厚度 ( $T_{ox}$ $T_{o x}$ ) 与栅极漏电：
- HP 使用极薄的 $T_{ox}$ 来获得更大的栅电容 $C_{ox}$ ，从而提升电流。但这会面临栅极隧穿漏电流（Gate Tunneling Leakage）的问题。
- LSTP 适当增加 EOT 厚度（例如high K 材料），以物理上阻挡电子隧穿，减少这一部分的功耗。

信息

EOT (Equivalent Oxide Thickness, 等效SiO2氧化层厚度)

EOT 是为了在使用高介电常数（High-k）材料替代二氧化硅（ $SiO_2$ ）时，能有一个统一的衡量标准。

定义：指产生与 High-k 绝缘层相同单位面积电容所需的 $SiO_2$ 层理论物理厚度。
计算公式：

EOT = t_{high-k} \cdot \left( \frac{\epsilon_{SiO_2}}{\epsilon_{high-k}} \right)

Tox分类和对比

物理（光学）厚度 | Physical Thickness

指的是栅介质层实际的几何厚度。

物理厚度决定了栅极泄漏电流 (Gate Leakage Current)。物理厚度越薄，电子越容易发生直接隧穿效应，导致漏电流指数级增加。

英文版
It refers to the actual geometric thickness of the gate dielectric layer.
Physical thickness determines the gate leakage current.As physical thickness decreases, it becomes easier for electrons to undergo the direct tunneling effect, which causes the leakage current to increase exponentially.

电学厚度 | Electrical Thickness

是指从电学特性（主要是栅电容 $C_{ox}$ ）推导出的等效氧化层厚度，包括总的栅介质厚度，多晶硅栅耗尽层以及反型层厚度。

电学厚度直接决定了晶体管的性能，如驱动电流 ( $I_{on}$ ) 和对沟道的控制能力（抑制短沟道效应）

英文版
It refers to the equivalent oxide thickness derived from electrical characteristics, (primarily the gate capacitance $C_{ox}$ ) which includes the total gate dielectric thickness, the poly-silicon gate depletion layer thickness, and the inversion layer thickness.
Electrical thickness directly determines transistor performance, such as the drive current ( $I_{on}$ ) and the ability to control the channel, specifically for suppressing short-channel effects (SCE).

对比

在传统的多晶硅栅 (Poly-Si Gate) $SiO_2$ 工艺中，电学厚度通常大于物理厚度，主要原因包括：

多晶硅耗尽效应 | Poly-depletion effect
- 多晶硅栅在反型时会形成耗尽层，这相当于串联了一个额外的电容，增加了等效的电学厚度。
- 引入金属栅 (Metal-gate) 可以消除这一效应，从而减小 $T_{oxe}$ 。
量子效应 | Quantum effect
- 反型层电荷并非紧贴硅表面，而是有一定的分布深度，这也会增加电学厚度。

应力硅 | Strained silicon

电子和空穴的迁移率可以通过施加的机械应力从而得到提高（降低）。

应力通过改变硅晶体的晶格常数，改变了E-k关系，从而改变了有效质量和迁移率。

英文版
The mobility of electrons and holes can be enhanced (or reduced) through the careful application of mechanical strain.
Strain modifies the E-k relationship by altering the lattice constant of the silicon crystal, thereby changing the effective mass and carrier mobility.

上图中PFET提高空穴表面迁移率原理如下：（应该不会考这么深吧，只是放在这了）

短沟道效应 | Short-Channel Effect (SCE)

定性解释 | Qualitative Explanation of SCE

在栅极下方形成反型层之前，栅极下方的硅表面必须先被耗尽（耗尽深度为 $W_{dm}$ ）。

源极和漏极的 PN 结会协助耗尽栅极下方的硅区域。

沟道区域内的一部分耗尽电荷是由源/漏 (S/D) 区域的电荷平衡的，而不是由栅极电荷平衡。
结论 $\Rightarrow$ 达到反型状态所需的栅极电荷减少（即阈值电压 $|V_T|$ 降低）。

阈值电压滚降 | Threshold Voltage Roll-off

$V_t$ 随着 $L_g$ （栅极长度）的减小而减小。它决定了最小可接受的 $L_g$ ，因为如果 $V_t$ 变得太小，关断电流 $I_{off}$ 会过大。

为什么上图中数据是针对 $L_g$ （栅长）绘制的，而不是 $L$ （沟道长度）？

$L$ 难以直接准确测量，而 $L_g$ 容易测量。此外， $L_g$ 是制造工程师可以直接控制的物理量。

L is difficult to measure. Lg is. Also, Lg is the quantity that manufacturing engineers can control directly.

Why Does Vt Decrease with L？

实际上这里是两种解释方法你看这样对不对
第一个是从势垒层面上看，存在两种效应：
当沟道长度 $L$ 缩短时，源/漏区的静电场耦合增强，即便是Vds=0，Vt也会有一定程度的下降——Vt roll off产生
对于Vds逐渐增大的情况，对于短沟道，产生了DIBL——漏致势垒降低第二个从具体模型去解释
耗尽层模型解释的是Vt Roll off现象，由于源漏共享耗尽区电荷导致栅极电压只能控制矩形区域的电荷
简单电容模型解释的就是由于外加的Vds，导致了Vt在Vds比较大的时候意外减小，同时考虑公式： $V_t = V_{t\text{-}long} - (V_{ds} + 0.4)\, e^{-L/l_d}, \\ \text{where}\ l_d \approx \sqrt[3]{T_{ox}\, W_{dep}\, X_j}$
对于L减小——Vt roll off效应
对于 $V_{ds}$ 变化——DIBL效应

1 势垒理论 | Potential Barrier Concept

当L较小时，需要更小的Vg即可将势垒降低至0.2V，即Vt更小。

一种解释方法是：当沟道长度 $L$ 缩短时，源/漏区的静电场耦合增强(coupling这个有点抽象，这个其实和下面那个矩形边上被吃掉两个小三角讲的是一个东西，到时候可以边上画个图)，导致即使在 $V_{gs}=0$ 时，源极与沟道之间的势垒高度（Source/Channel Barrier）也已经比长沟道器件要低。

As the channel length L scales down, the electrostatic coupling between the source and drain regions intensifies. Consequently, even at Vgs=0, the source-to-channel potential barrier is already lower than that of a long-channel device.

还有一种解释方法：对于短沟道器件，漏极电压 $V_{ds}$ 的增加会进一步向下“拉低”沟道电势，使源极端的势垒进一步降低。这就是漏致势垒降低（DIBL, Drain-Induced Barrier Lowering）现象。

For short-channel devices, an increase in the drain voltage $V_{ds}$ further 'pulls down' the channel potential, leading to a further reduction in the potential barrier at the source end. This is the phenomenon of Drain-Induced Barrier Lowering (DIBL).

2 耗尽层模型 | Depletion Layer Model

沟道越短 L 越小，源/漏 pn 结分担（balance）掉的耗尽电荷比例越大，所以栅需要提供的电荷更少，更小的 $V_G$ 就能达到反型，阈值电压 $V_T$ 下降（roll-off）。

As the channel becomes shorter (smaller L), the source/drain pn junctions “share” (balance) a larger fraction of the depletion charge. As a result, the gate needs to supply less charge, so inversion can be reached at a smaller $V_G$ , leading to a reduced threshold voltage $V_T$ (i.e., $V_T$ roll-off).

一阶几何模型（First-Order Model：梯形耗尽区）

理想长沟道：栅下耗尽区近似矩形（长度L，深度 $W_{dm}$ ）。

短沟道：两侧源/漏耗尽边界弯进来，使得“由栅控制的耗尽区”变成梯形，底边变短为 $L'$ （图中标出）。

矩形耗尽区面积： $A_{\text{rect}} = L \cdot W_{dm}$

梯形耗尽区面积： $A_{\text{trap}} = \frac{L + L'}{2}\cdot W_{dm}$

因此，栅需要支持的耗尽电荷比例大致按面积比缩小：

\frac{Q_{dep,\mathrm{eff}}}{Q_{dep,\mathrm{ideal}}} \approx \frac{A_{\text{trap}}}{A_{\text{rect}}} = \frac{L + L'}{2L}

则被源/漏极分担的耗尽电荷的比例为 $1 - \frac{L + L'}{2L}$ ，这就是缩减因子。

由图中的几何关系可以得到： $L' = L - 2r_j\left(\sqrt{1 + \frac{2W_{dm}}{r_j}} - 1\right)$

在一阶几何模型的条件下，计算出阈值电压 $V_T$ 的下降量为：

\left|V_T\right| - \left|V_{T(\text{long-channel})}\right| \equiv \Delta V_T = -\frac{q N_A W_{dm}}{C_{oxe}} \cdot \frac{r_j}{L} \left(\sqrt{1 + \frac{2W_{dm}}{r_j}} - 1\right)

提醒

减小 $\Delta V_T$ 的方法：

减小 $T_{oxe}$ （更薄栅氧 / 更大 $C_{oxe}$ ），栅对沟道势垒控制增强，弱化源漏的控制。
减小 $r_j$ （做浅结、浅源漏），源漏耗尽区更不容易向栅下延伸，电荷共享减弱。
增大 $N_A$ （提高沟道/衬底掺杂），耗尽层更“薄”（ $W_{dm}$ 变小），共享空间变小。但 trade-off：degraded μ, m

m（指体效应/亚阈值因子）变差，亚阈值摆幅变差
μ（迁移率）因杂质散射降低，驱动电流可能下降

漏源延伸区 | Source and Drain extensions——改进方法

想减小短沟道效应（SCE）就要浅源漏（ $r_j$ 小），但浅源漏会导致 源/漏寄生串联电阻变大。 $R=\rho \frac{L}{A}$ ，等效截面积小了

所以工程上用 S/D extensions（浅延伸区） 进行折中。

靠近沟道处做一个较浅的 S/D 延伸区（有效减小“靠近栅边缘”的 $r_j$ ，抑制 SCE）。

远离沟道处仍保持更深/更低电阻的重掺杂源漏，以免整体片电阻/串联电阻过大。

Create a shallower source/drain (S/D) extension region near the channel (effectively reducing the local $r_j$ near the gate edge, thereby suppressing short-channel effects, SCE).
Farther away from the channel, keep the source/drain heavily doped and deeper (lower resistance) so that the overall sheet resistance/series resistance does not become too large.

3 简单电容模型 | Simple Capacitance Model

$C_d$ 描述的是沟道到漏的静电耦合，当沟道长度减小时，漏到沟道距离减小，因而 $C_d$ 增加。

As the channel length is reduced, drain to channel distance is reduced→ Cd increases

从电路图中可以看出，漏极电压对于沟道电势与栅极电压起到类似的作用，Vds 和 Vgs 共同决定沟道势垒的高度。当 Vds 存在时，需要更小的 Vgs 将势垒拉低，因而 Vt 会降低。

Vt下降的公式： $V_t = V_{t\text{-}long} - V_{ds}\cdot \frac{C_d}{C_{oxe}}$

由于N⁻沟道与 N⁺ 源/漏之间存在内建电势（built-in potential），所以帮助实现反型的电压不只是外加的 $V_{DS}$ ，还要加上大约 0.4 V 的内建项：

V_t = V_{t\text{-}long} - (V_{ds} + 0.4)\cdot \frac{C_d}{C_{oxe}}

2D Poisson 方程的解显示 $C_d$ 是 L 的指数函数，因此上式可以改写为：

V_t = V_{t\text{-}long} - (V_{ds} + 0.4)\, e^{-L/l_d}, \\where\ l_d \approx \sqrt[3]{T_{ox}\, W_{dep}\, X_j}

这里的 $X_j$ 指的是漏区的结深

沟道方向电场分布 | Electric Field Along Channel

MOSFET 沟道内的横向电场在漏端最强，并且短沟道/高 $V_{DS}$ 时会出现非常尖的峰值，甚至可以高达 $\mathcal{E}_{\text{peak}} = 10^6 V/cm$ 。

在较大 $V_{DS}$ （接近/进入饱和）时，漏端附近会出现 pinch-off（夹断区）/强电势突降区域：电势在很短距离内掉很多，于是在漏端形成了很高的电场峰值。

At larger $V_{DS}$ (near or in saturation), a pinch-off region (strong potential drop region) forms near the drain: the potential drops significantly over a very short distance, producing a very high peak electric field at the drain end.

高电场带来的问题

撞击电离 | impact ionization 在漏端强电场区，载流子（电子/空穴）会被加速到高能；

高能载流子撞击晶格，产生 e–h 对（电离）：

电子多数被漏端收集；
空穴可能注入衬底/流向衬底接触，形成 substrate current（衬底电流）。常见后果：额外漏端电流、寄生效应增强、可靠性变差（也常与热载流子效应相关联）。

栅氧/界面/体区损伤 | damage to gate-oxide interface and bulk 高能“热载流子”可能注入到氧化层或在 Si/SiO2 界面产生陷阱；

长期会导致：阈值漂移、迁移率下降、跨导下降、漏电上升、器件老化等可靠性问题。

轻掺杂漏极结构

Lower pn junction doping results in lower peak E-field（好处）把漏端靠近沟道处的结（pn 结）做得更轻掺杂，可以把电势下降拉长，从而降低局部最大电场峰值。
Hot-carrier effects reduced（好处）当漏端峰值电场很大时，沟道末端的载流子会被强烈加速，变成“热载流子（hot carriers）”。而LDD 把漏端峰值电场压低，所以热载流子效应会明显减轻。
Series resistance increased（代价） n− 延伸区掺杂更轻，导致电阻率更高，而且它又位于电流路径上（沟道—漏极之间），所以等效上会多出一段 源/漏串联电阻。

寄生源漏电阻 | Parasitic Source-Drain Resistance

器件越缩小，寄生电阻 $R_s$ 占比越高， $I_{Dsat}$ 越小，0.1 µm MOSFET 里 $I_{Dsat}$ 约降 15%。

if \ I_{Dsat0}∝(V_{GS}−V_T)

I_{Dsat}=\frac{I_{Dsat0}}{1+\dfrac{I_{Dsat0}R_s}{(V_{GS}-V_T)}}

上式可以用下面两个式子进行推导得出：

I_{Dsat}=k\,(V_{GS,\mathrm{int}}-V_T)=k\,(V_{GS}-I_{Dsat}R_s-V_T)

I_{Dsat_0}=k\,(V_{GS}-V_T)

Rs 源端寄生电阻（Source resistance）和 Rd 漏端寄生电阻（Drain resistance）两个电阻中，Rs 对MOSFET的性能影响更明显。

由式 $V_{Dsat}=V_{Dsat0}+I_{Dsat}\,(R_s+R_d)$ 可以发现，外部看到的 $V_{Dsat}$ 反而变大，这是由于外部施加的 $V_{DS}$ 会被串联电阻占去一部分，致使 $V_{Dsat}$ 会比内在晶体管进入饱和所需的 $V_{Dsat_0}$ 更大。

漏致势垒降低 | Drain Induced Barrier Lowering (DIBL)

当沟道变短、源漏更近时，漏端电压 $V_D$ 会降低源端与沟道的势垒高度，从而减小 $V_t$ 的现象称为漏致势垒降低。这会让载流子更容易从源端注入沟道，于是 亚阈值电流（subthreshold current）显著上升。

When the channel becomes shorter and the source and drain move closer together, the drain voltage $V_D$ lowers the potential barrier between the source and the channel, thereby reducing the threshold voltage $V_t$ . This effect is called drain-induced barrier lowering (DIBL). It makes it easier for carriers to be injected from the source into the channel, so the subthreshold current increases significantly.

MOSFET的沟道长度 L 减小以后，亚阈值摆幅（SS）变大，这时的MOSFET会很难被关断。

引用自教材
该式 $V_t = V_{t\text{-}long} - (V_{ds} + 0.4)\, e^{-L/l_d}$ 来自于简单电容模型，其中的 $l_d$ 可以被称为DIBL的特征长度。在新的工艺节点为了让 $L$ 降低， $l_d$ 应该随着 $L$ 按比例降低。这意味着我们应该减小 $T_ox$ 、 $W_dep$ 和/或 $X_j$ 。实际上，在每个工艺节点这三项都会降低，从而实现 $l_d$ 的降低。降低 $T_ox$ 可以增加栅控能力或者增加 $C_{oxe}$ 。减小 $X_j$ 通过减小漏区尺寸而减小 $C_d$ 。减小 $W_{dep}$ 可以通过引入地平面（衬底的中性区或耗尽区底部），趋于从电学上屏蔽沟道和漏区之间的耦合，这样也可以减小 $C_d$ 。