Lecture 9：MOS 电容

本章基本完结，可能差了一些Bin Yu课上随口说的Test in the final exam补充
以及注意本节里面提到的电容、电荷大多数为单位面积的电容、电荷

MOS 电容与MOS晶体管

注意两者的区别就是 MOS电容对应的body的类型刚好和其对应MOSFET型号相反，如：MOS电容body是P type， MOSFET对应是NMOS

对于所有的MOSFET器件来说，（主要的）载流子的流向都是从源到漏(source to drain)

实际的MOS Transistor

MOS 电容特性

MOS电容结构

问题

Band curve

Question：
In a MOS capacitor, why is there (almost) no voltage drop inside a metal gate?
在 MOS 电容中，为什么金属栅（metal gate）内部几乎看不到“电压降”？

金属栅是高导电体，在静态/准静态条件下会很快达到等势体（equipotential）：
- 金属内部的电场 $E \approx 0$
- 既然 $\Delta V = \int E \, dl$ ，内部 E 近似为 0 ⇒ 金属内部几乎没有电压降
- 电荷会重新分布到金属表面，以抵消内部电场
A metal gate is a very good conductor, so under DC or quasi-static conditions it quickly becomes an equipotential body:
- Electric field inside the metal $E \approx 0$
- Since $\Delta V = \int E \, dl$ , $E \approx 0$ ⇒ almost no voltage drop inside the metal
- Charges rearrange to the surface of the metal to cancel the internal field

上图即为MOS电容结构，p-type衬底MOS Capacitor在两端都接地的时候，

左侧栅极部分，考虑N+掺杂， $E_f$ 和 $E_c$ 近似看成重合
右侧部分考虑平衡态，两边费米能级相同，而p-type Si $E_f$ 靠近 $E_v$ ，于是如上图所示
问题
Metal gate vs Poly-Silicon Gate
Why Poly Silicon replace metal?
Poly-Silicon工艺简单，稳定性好

平带电压｜ Flat-band Condition

上述情况较为复杂，因此考虑在上述图中栅极处加入负电压来抬升左侧能带，使得左侧费米能级上移，于是形成了下图

显然可以得知，增加的负压 $V_{G} = V_{FB}$ 实际上就是使得整个能带图变成此图这种平直状态的平带电压 $V_{FB}$

此时真空能能级也是平整的，于是根据功函数和电子亲合能可以计算出平带电压的公式：

V_{FB} = \psi_g - \psi_s

其中：

$\psi_g$ 是对于金属/多晶硅栅的功函数(Work Function)， $\psi_g = \frac{1}{q}(E_0 - E_f)$
$\psi_s$ 是对于半导体的功函数(Work Function)， $\psi_s = \frac{1}{q}(\chi_{Si} + E_{c} - E_{f})$ ，其中 $\chi_{Si}$ 是Si的电子亲和能（Electron affinity）

表面积累 | Surface Accumulation

考虑好平带的情况，如果栅极电压变得更负，那么左侧费米能级进一步抬升，得到如下图所示的能带：

那么上图的这个公式可以作如下理解：

符号定义
$V_g$ ：栅相对半导体体区（bulk）的电压 $V_g \equiv V_{\text{gate}}-V_{\text{bulk}} < 0$
$\phi_s$ ：半导体表面相对体区的电势（surface potential） $\phi_s \equiv V_{\text{surface}}-V_{\text{bulk}}$
$V_{ox}$ ：氧化层压降（gate 到 surface） $V_{ox} \equiv V_{\text{gate}}-V_{\text{surface}} < 0$

从平带电压开始，栅极电压继续变负，那么会导致 $E_F$ 继续抬升——

两侧的 $E_F$ 相比平带下新增的差值就是 $(-q)\times(V_G-V_{FB}) (>0)$
使得内部出现电场——两部分促成了这个电场——也可以说是真空能级仅仅由于这两个效应而下降
- 一部分是由于电荷在栅氧附近积累形成电场 $V_{ox}$
- 另一部分是由于能带弯曲所引起的表面势产生的电场 $\phi_s$ 于是相当于在平带的基础上，左侧能量上升了 $-q(V_{ox} + \phi_s) = (-q) \times (V_G-V_{FB})$

于是有：

V_G = V_{FB} + V_{ox} + \phi_s

相应的对于栅氧电荷积累而言，如下图：

由于外电场的作用，使得“正电荷”空穴积累在栅靠近衬底一侧，而负电荷——电子则积累在靠近栅的栅氧层这一侧，由此可见 $V_{ox} \equiv V_{\text{gate}}-V_{\text{surface}} < 0$

而实际上，栅氧层靠近衬底这一侧的电荷记为 $Q_{acc}$ , 于是：

V_{ox} = -\frac{Q_{acc}}{C_{ox}}

表面耗尽｜ Surface Depletion

我们再来考虑如果栅极电压没那么负，此时左侧费米能级不如右侧高，能带图如下所示：

实际上回到上面考虑的栅氧层电压 $V_{ox}$ 的计算，此处由于电场的原因，实际上和上一个表面积累时的计算方法一模一样，只是电荷电性发生了转换，那么公式仍为 $V_{ox} = -\frac{Q_{acc}}{C_{ox}}$

不同的是，在此种情况下，电场将P-type的空穴驱赶远离栅氧层，由于P形半导体是由负离子和空穴构成的，那么此时对于靠近栅附近的负电荷数实际上是有迹可循的（是规则排列的因为负电荷是被固定在晶格上的）

——这正是类似于前面PN结耗尽区，而且公式也可以直接复用过来，于是不同于积累状态，表面耗尽状态的 $V_{ox}$ 可以直接计算出来：

V_{ox} = -\frac{Q_{dep}}{C_{ox}}=-\frac{(-q)\times N_a W_{dep}}{C_{ox}} = \frac{\sqrt{qN_a 2 \varepsilon_{Si} \phi_s}}{C_{ox}}

到这里，根据下面这个公式我们就可以解出表面电势的值了

事实上， $W_{dep}$ 和 $\phi_s$ 是高度关联/耦合的， $W_{dep} = \sqrt{\frac{2 \varepsilon_{Si} \phi_s}{qN_a}}$ ，也可化作下式：

阈值电压｜ Threshold Condition and Threshold Voltage

接着表面耗尽，再次上升 $V_G$ 栅极电压，衬底表面的负电荷密度越来越大，光是耗尽区的电荷已经不足以提供负电荷来积累了，于是衬底里面的电子被驱动过来到达栅极附近——这就是反型层的形成

耗尽状态和反型层状态的临界栅极电压——即为阈值电压，此时的状态是什么样的呢？

信息

阈值电压的定义

衬底表面的少数载流子（电子）浓度和衬底体内多子（空穴）浓度达到相同时对应的栅极电压，称之为阈值电压

表面掺杂浓度 $n_s = N_a$ , 于是有

N_a = n_s = n_i e^{E_{f_s} - E_{i_s}}

于此同时，对于衬底体内， $N_a$ 是掺杂浓度，那么同样的有 $N_a = n_i e^{E_{i} - E_{f}}$

显然可得 $E_{f_s} - E_{i_s} = E_i - E_f = q\phi_B$ (等式左侧的能量为表面的能级能量，右边为衬底体内的能量)

于是可得

\phi_s =2\phi_B = 2\frac{kT}{q} ln\bigg(\frac{N_a}{n_i}\bigg)

于是就有了最终的Vth表达式

对于N P两种型号的阈值电压：

提醒

讨论

对于阈值电压 $V_t$ $V_{t}$ 而言，
1. 阈值电压越大，开关速度越慢，但对应的漏电流小
2. 阈值电压越小，开关速度越快，但对应的漏电流大
影响阈值电压的因素（考虑绝对值 NMOS）——
1. $C_{ox}$ $C_{o x}$ 变化
  1. $SiO_2$ 厚度变大—— $C_{ox}$ 变小—— $V_t$ 变大
2. $N_{sub}$ 增大—— $\phi_B$ 和 $W_{dep}$ 都增大—— $V_t$ 变大
工艺缩小（scaling）带来的影响工艺缩小（scaling）之后，器件通常希望阈值电压变小，也就是： $V_t \downarrow$ $V_{t} ↓$
- 会牵动两件事（也即是上面第二点的两件事）：
  1. 氧化层厚度变薄： $t_{ox} \downarrow$ 氧化层越薄，栅对沟道的控制越强，等效栅电容更大。
  2. 衬底/沟道掺杂浓度降低： $N_{sub} \downarrow$
- 问题是：
  1. $N_{sub} \downarrow$ 会让“随机静态变化”（random static variation）变严重。因为掺杂更低时，沟道里实际参与的掺杂原子数量更少，随机涨落（random dopant fluctuation）的相对影响变大，所以不同晶体管之间的： $V_t$ 离散度/不一致性会增大。
  2. 与此同时，如果： $t_{ox} \downarrow$ 变得太薄，会出现更明显的漏电与穿隧效应，比如栅穿隧漏电（gate leakage）会变严重。
- 因此就引出了使用 high-k 材料：high-k 的目的在于让等效氧化层厚度（EOT）仍然很小、栅控仍然强，但物理厚度可以做得更厚，从而减少穿隧漏电。

栅氧电容密度：
$C_{ox}=\frac{\varepsilon_{ox}}{t_{\text{phys}}}=\frac{\kappa \varepsilon_0}{t_{\text{phys}}}$ ， $\kappa$ 提高—— $C_{ox}$ 变大

强反型｜ strong inversion- Beyond threshold

当 $V_G > V_{th}$ 后，进入强反型状态，此时由于进一步增大Vg，衬底里面的电子被驱动过来到达栅极附近，形成反型层，此后耗尽区的宽度也不再变化达到最大值（这时候都要电子来做负电荷了）

W_{dep} = W_{d_{max}} = \sqrt{\frac{2 \varepsilon_{Si} 2 \phi_b}{qN_a}}

反型层电荷｜ inversion layer charge

那么对于反型层积累的电荷而言如何计算呢——

事实上可以把耗尽层电荷和反型层电荷剥离，利用Vt和Vg就可以计算出反型层电荷了

阈值电压的设计与调节

阈值电压是非常关键的一个参数，那么如何使阈值电压调节到我想要的方向呢？调节什么参数？

对于NMOS， $V_t$ 通常设成“小的正值”，这样在0偏压的时候就不会形成反型层——不会导通了NMOS P-body 通常配 $N^+$ -gate → 得到 小的正阈值电压（常见的增强型 nMOS：要给正栅压才开）
对于PMOS， $V_t$ 通常设成“小的负值”，这样在0偏压的时候就不会形成反型层——不会导通了 PMOS N-body 通常配 $P^+$ -gate → 得到 小的负阈值电压（常见的增强型 pMOS：要给负栅压才开）

MOS电容理论

电容形成分析

现在我们来考虑MOS的电容效应——电压变化对电荷变化的影响——那就要考虑都有什么电荷存在

首先就是耗尽区电荷——这直接关系到耗尽区宽度

首先从此图开始,表面势 $\phi_s$ 在 $V_{fb}$ 处为 0,并且在积累区也近似为 0。

随着 $V_g$ 由积累区增大到耗尽区, $\phi_s$ 由 0 向 $2\phi_B$ 增大。当 $\phi_s$ 达到 $2\phi_B$ 后,表面电子达到较高的浓度,可以认为半导体表面反型,这一点对应的 $V_g$ 称为阈值电压 $V_t$

类似于PN结理论，不难得出表面势形状如上图所示，同样的耗尽区宽度也是同样变化

考虑对于MOS电容来说存在的电荷种类——三种：耗尽区电荷反型层电荷积累状态下的电荷，将三者绘制在一张图中得到了右下侧这个图

从而我们也就根据公式

C = \frac{dQ_g}{dV_g} = - \frac{dQ_s}{dV_g}

得到电容曲线图

积累区电容

也就是，达到 $V_{fb}$ 之前，处于积累区，此时电容完全取决于 $C_{ox}$ ;

实际上这时候的表面势 $\phi_s$ 基本上是可以被忽略以及这部分电荷实际上非常不稳定电压控制电荷的能力完全取决于SiO2 也就是栅极电容 $C_{ox}$

耗尽区电容

在耗尽区，电容可看成是氧化层电容和耗尽层电容的串联，即：

\frac{1}{C} = \frac{1}{C_{dep}}+ \frac{1}{C_{ox}}

而对于 $C_{dep}$ ,实际上，

C_{dep} = \frac{\varepsilon_{Si}}{W_{dep}}

而耗尽区宽度取决于这个公式，联立进行求解

V_g - V_{fb} = \frac{qN_AW_{dep}^2}{2\varepsilon_s} + \frac{qN_AW_{dep}}{C_{ox}} \\

\Rightarrow \quad V_g - V_{fb} = \frac{qN_A\varepsilon_s}{2}\left(\frac{W_d}{\varepsilon_s}\right)^2 + \frac{qN_A\varepsilon_s}{C_{ox}} \cdot \frac{W_{dep}}{\varepsilon_s}

\Rightarrow \quad V_g - V_{fb} = \frac{qN_A\varepsilon_s}{2} \cdot \frac{1}{C_{dep}^2} + \frac{qN_A\varepsilon_s}{C_{ox}C_{dep}}

\frac{1}{C_{ox}^2} + \frac{2(V_g - V_{fb})}{qN_A\varepsilon_s} = \frac{1}{C_{dep}^2} + \frac{2}{C_{ox}C_{dep}} + \frac{1}{C_{ox}^2}

\Rightarrow \quad \left(\frac{1}{C_{dep}} + \frac{1}{C_{ox}}\right)^2 = \frac{1}{C_{ox}^2} + \frac{2(V_g - V_{fb})}{qN_A\varepsilon_s}

\Rightarrow \quad \frac{1}{C} = \sqrt{\frac{1}{C_{ox}^2} + \frac{2(V_g - V_{fb})}{qN_A\varepsilon_s}}

反型电容

此时电容依旧完全取决于 $C_{ox}$ ——反型区域时，耗尽区宽度不变化了，那么也就不再有耗尽区电容的串联了。于是电容完全取决于Cox

这时负电荷完全由p-type的body-Si来提供——实际上负电荷也很少

那么在高频情况下，这个时候P型衬底并不能有效的提供电子，只能通过缓慢的热效应提供电子

对于高频情况（HF，HighFrequency）
1. 那这时候高频信号的电压就很难控制反型电荷 $Q_{inv}$ 了
2. 但由于信号频率较高，会使得表面势在 $2\phi_b$ 附近反复波动——反而是耗尽区在提供着一定的电荷耗尽区电容在起作用
3. 因此电容更倾向 $\frac{1}{C} = \sqrt{\frac{1}{C_{ox}^2} + \frac{2(V_g - V_{fb})}{qN_A\varepsilon_s}}$
对于低频情况（LF，LowFrequency）
1. 这时候需要扫描电压频率很低——这个电压要缓慢线性增长(准静态电压Quasi-static Voltage)，才能使得衬底能有足够的时间来提供电荷
2. 那么这个时候电荷就完全由栅压所控制，电容就是 $C_{ox}$

MOS 电容的准静态CV曲线｜ Quasi-Static CV of MOS Capacitor

准静态CV曲线是通过在栅极施加一个 缓慢线性增长的电压（ $<0.1V/s$ ）, 同时通过一个灵敏电流计来测量 $I_g$ ， $C$ 可以通过计算 $I_g = C\frac{dV_g}{dt}$ 来得到，它可以为 $Q_{inv}$ 的变化提供足够的时间

警告

MOS Capacitor VS MOS Transistor

请注意，对于MOS晶体管就完全不同了，MOS晶体管body中的少子不足了可以快速从源/漏中获取，这就与单纯的MOS电容区分开了，因此MOS晶体管不存在高频低频的区别

于是最终的图像如下图所示：

挖坑：
请从A——B——C——D逐一解释一下曲线为什么是这样变化的

例题辨析

当然还是很理想的情况，实际上还是有很多非理想效应的

非理想效应

氧化层电荷——对 $V_{fb}$ 和 $V_{t}$ 的修正

对阈值电压和平带电压的影响

考虑如果氧化层带正电荷 $Q_{ox}$ 在氧化层与衬底交界处，此时对于氧化层来说会无形当中出现一个从栅到衬底的电压上升 $\frac{Q_{ox}}{C_{ox}}$

那么对比没有氧化层电荷平带条件而言，多了一个电压上升会导致实际的平带电压变成为：

V_{FB} = V_{FB_0} -\frac{Q_{ox}}{C_{ox}}

同样的

V_t = V_{t_0} - \frac{Q_{ox}}{C_{ox}}

注意到 $V_{fb}$ 实际上是一个负数——这会使得左右两边 $E_f$ 的差更大

MOS 氧化层电荷成因

Fixed oxide charge, $Si^+$ | 固定氧化层电荷
Mobile oxide charge, due to $Na^+$ contamination(污染) | 可移动氧化层电荷, 常见 $Na^+$ 污染
Interface traps, neutral or charged depending on Vg. | 界面态/界面陷阱捕获或释放电子，从而造成噪声
Voltage/temperature stress induced charge and traps —— a reliability issue ｜电压/温度应力诱发的电荷与陷阱：可靠性问题