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Lecture 13：MOS 新范式

栅极控制能力与新晶体管结构、Thin-Body MOSFET、双栅/三栅结构、FinFET 的发明与演进、SOI 与 3-D 器件结构、FinFET 延续摩尔定律

没招了 感觉好多 但是又都是了解性质

MOSFET 是“栅极电压控制源漏电流”的器件

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对于MOS晶体管而言， 源漏之间的电流由栅压控制——栅压改变表面是否形成反型层（沟道），从而决定能不能导通

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如上右图所示，蓝色折线代表理想情况，黑色曲线代表实际情况

设计一个晶体管，我们期望的特征是：

  1. 有高的开启电流 | High ON current——可以工作更快
  2. 有很低的漏电流 | Low OFF current——可以功耗更低 但是实际情况却如黑色曲线所示：从低电压开始，此时存在IOFFI_{OFF}，电压电流呈现指数上升关系，处于亚阈值区；随着gate栅极电压的增大，不再符合亚阈值区的I-V关系。曲线逐渐缓升，最终达到IONI_{ON}开启电流

为了降低功耗，发明出来CMOS结构“N-channel”和“P-channel”互补工作，组合起来叫 CMOS（Complementary MOS）：一个开时另一个关，静态功耗低（理想情况下几乎不耗直流）

栅极的控制能力

栅极对沟道的电容耦合越强，栅控越好

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从图中可以看出，栅压 VGSV_{GS}施加后,会被 CoxC_{ox} 和 CdepC_{dep} 分压分掉，想让栅更能控制沟道电势，就要让 CoxC_{ox} 相对更大、或者CdepC_{dep}更小

亚阈值斜率/摆幅也说明了这点

S≈(ln⁡10)kTq(1+CdepCox)S \approx (\ln 10)\frac{kT}{q}\left(1+\frac{C_{dep}}{C_{ox}}\right)

CoxC_{ox} 相对更大、或者CdepC_{dep}更小，就会使S越小，开关速度更快

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VdsV_{ds}增大——DIBL效应会导致IoffI_{off}的增大

在scaling过程中IoffI_{off}会变得越来越大

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新的晶体管结构｜New Transistor Structures

当 LgL_g 一直缩小（scaling）时，短沟道效应会让关断漏电 IOFFI_{OFF} 变大；如果不把 IOFFI_{OFF} 压下去，就很难继续降低 VTHV_{TH}，也就很难进一步降低 VDDV_{DD}（省功耗的关键路径之一就是 VDD↓V_{DD}\downarrow）

很多漏电并不是发生在理想沟道表面那一小层，而是发生在离表面更深的体区（body）内部，例如源漏之间在体内形成的泄漏通道（punch-through / bulk leakage）。一个很工程化的想法：既然漏电常发生在“离沟道表面远的区域”，那就把这块区域“拿掉”——也就是把硅体做得足够薄。

Ultra-Thin-Body MOSFET（UTB）与 SOI｜Ultra-Thin-Body on SOI

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图里给的是 SOI（Silicon-on-Insulator）晶圆：上面一层薄硅做器件，中间是埋氧（Buried Oxide, BOX），下面是衬底。UTB 的关键点是：硅体厚度 TSiT_{Si} 做到足够薄，让栅电场能“管住”整个硅体厚度，源漏电场就不容易在体内绕开栅控制形成漏电通道。

结果是：

  • IOFFI_{OFF} 被抑制 → 允许更低的 VTHV_{TH} → 进而可以把 VDDV_{DD} 降下来（在保持目标 ION/IOFFI_{ON}/I_{OFF} 的前提下）。
  • 漏电“发生在体内”的那条路被堵住（因为体变薄 + BOX 隔离）。

Thin-Body MOSFET

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  • 用足够薄的 body 可以压制 IOFFI_{OFF}。
  • 体掺杂（body doping）可以减少甚至消除：
    • 掺杂少 → 载流子迁移率更高 → 驱动电流更强（IONI_{ON} 更大）。
    • 掺杂少 → 随机掺杂涨落（RDF, random dopant fluctuations）影响更小 → 器件阈值/性能离散性更小。 经验尺度条件判断——体要薄到什么程度才算对短沟道有效：
  • UTB：TSi<14LgT_{Si} < \frac{1}{4}L_g
  • Double-Gate（DG）：TSi<23LgT_{Si} < \frac{2}{3}L_g 直觉上：栅“包得越多”（从单栅到双栅），允许的 TSiT_{Si} 就可以更厚一些，因为电势控制更强。
TSiT_{Si} 对漏电的影响（用数值图说明）｜Effect of TSiT_{Si} on Leakage

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在 Lg=25 nmL_g = 25\,\text{nm}、Tox,eq=12 A˚T_{ox,eq} = 12\,\text{Å}、VDS=0.7 VV_{DS}=0.7\,\text{V} 下

  • TSi=10,nmT_{Si}=10,\text{nm} 时，IOFF=2.1,nA/μmI_{OFF}=2.1,\text{nA}/\mu\text{m}
  • TSi=20,nmT_{Si}=20,\text{nm} 时，IOFF=19,μA/μmI_{OFF}=19,\mu\text{A}/\mu\text{m} 把体从 10nm 变到 20nm，关断漏电增大很多数量级。配合中间的彩色分布图可以理解为：体更厚时，源漏电场在体内更容易“拉通”一条泄漏通道（更像 bulk punch-through），栅就更难压住它；体更薄时，势垒被栅更强地控制，漏电路径被压缩/切断。

Double-Gate MOSFET Structures ｜ 双栅/多栅结构的动机与形态

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当平面单栅越来越难压住短沟道效应时，结构上就走向“多面包围/多栅控制”。

从 UTB/SOI 往后走，思路其实很统一：沟道越短，漏端电场越容易“伸进来”拉低源端势垒（DIBL）→ IOFFI_{OFF} 上升；所以要把“栅对沟道电势的控制权”拿回来。做法就是让栅从更多方向包围沟道（double-gate / tri-gate / fin），把沟道做成“窄/薄”的形状，让电势几乎完全由栅决定。

DELTA MOSFET（1990）｜Fully depleted lean-channel vertical ultrathin SOI MOSFET

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这张是早期非常典型的“把沟道做薄 + 强栅控”的代表：在 SOI/超薄硅体上做垂直结构（vertical），使器件处于 fully depleted（全耗尽）状态。

  • 实验里显示出很强的栅控：曲线给出的亚阈值区接近理想极限（图里标了约 62 mV/dec62\,\text{mV/dec} 量级的 swing）。
  • 当栅相关的几何尺寸 Wg<0.3 μmW_g<0.3\,\mu\text{m} 时观察到更好的 gate control，并给了一个有效沟道长度 Leff=0.57,μmL_{eff}=0.57,\mu\text{m}。 把“硅体/沟道”做得更细、更薄 → 泄漏通道更难在体内形成 → 栅更容易压住势垒 → IOFFI_{OFF} 下降、SS 更小。

Double-Gate FinFET｜Self-aligned gates straddle narrow silicon fin

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FinFET：把沟道做成一片很窄的 “fin”，然后让两侧的 gate 把它夹住（double-gate）。

  • Self-aligned gates straddle narrow silicon fin：强调 gate 和 fin 的对准是 self-aligned 的，这对短沟道电学以及可制造性很关键。
  • 电流方向仍然是平行于晶圆表面（source → drain），只是沟道的横截面从“平面”变成“立起来的一片 fin”
  • 图里标了几何参数：LgL_g（栅长）、WfinW_{fin}（fin 宽）、HfinH_{fin}（fin 高）。 fin 越窄Wfin↓W_{fin}\downarrow，两侧 gate 越容易把整个沟道电势压住 → DIBL 变小 → IOFFI_{OFF} 变小。

1998：First N-channel FinFETs｜Folded-channel MOSFET

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n-FinFET 的“第一次系统展示/成型”：

  • 图里直接给了一个典型尺寸例子：Lg=30 nmL_g=30\,\text{nm}、Wfin=20 nmW_{fin}=20\,\text{nm}、Hfin=50 nmH_{fin}=50\,\text{nm}，并展示了 ID–VGSI_D–V_{GS}（不同 VDSV_{DS}）和输出特性。
  • 器件做到 LgL_g down to 17 nm17\,\text{nm} 也能成功制备。 FinFET 的“窄沟道 + 双侧栅控”让深亚微米（deep-sub-tenth micron）时代仍然能维持可用的栅控与漏电水平。

1999: First P-channel FinFETs｜PMOS FinFET

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这页对应 p-FinFET：补齐 CMOS 的另一半。

  • 例子尺寸：Lg=18 nmL_g=18\,\text{nm}、Wfin=15 nmW_{fin}=15\,\text{nm}、Hfin=50 nmH_{fin}=50\,\text{nm}。
  • 右侧曲线展示 pMOS 在不同 VDV_D 下的 IDI_D–VGV_G 和输出特性，说明 p 端也能用 fin 结构把短沟道效应压住。 叙事上：1998 做出 n，1999 做出 p，才意味着 “FinFET 结构能支撑 CMOS”。

FinFET structures｜Gate-last vs Gate-first process flow

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两种不同的几何结构——后者是改良版本：

  • Original：Gate-last
  • Improved：Gate-first

Sub-lithographic Fin Patterning｜Spacer Lithography（SIT / SADP）

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Fin 要非常窄，但光刻本身可能达不到这么细，所以用 spacer 来“倍频/缩小”。流程就是典型的 Sidewall Image Transfer / Self-Aligned Double Patterning：

  1. 先沉积并图形化 sacrificial layer（牺牲层）
  2. 再沉积 mask layer（比如 SiO2SiO_2 或 Si3N4Si_3N_4）
  3. 回刻（etch back）把 mask 变成侧墙 spacers
  4. 去掉 sacrificial layer，用 spacers 去刻 SOI 层形成 fins Fin pitch 是 patterned layer 的一半 → 直觉上就是“间距倍频”，让你用较粗的光刻先做一个模板，再靠 spacer 生成更密、更细的 fin 阵列。

2002：10 nm FinFETs（at AMD, optical lithography）

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FinFET 早期已经把 LgL_g 推到 10 nm10\,\text{nm} 量级，并且给了 SEM/TEM 和器件输出特性。

  • 右侧输出特性图把 p-FinFET 和 n-FinFET 放在一起，强调两极性都能工作并给出可观的驱动电流。
  • 这些器件在 AMD 制作，并使用 optical lithography（结合前面 spacer/图形转移等方法理解）

The first author is Bin Yu！！！！！

在很短 LgL_g 下还能保持可用输出特性，背后依赖的就是多栅控带来的电势控制能力。

Tri-Gate FET（Intel, 2003）

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Tri-gate 可以理解成：在 fin 的两侧 gate 之外，把 fin 顶部也纳入 gate 控制（等效三面包围）。

  • 图里给了一个示例几何：Lg=60 nmL_g=60\,\text{nm}、Wfin=55 nmW_{fin}=55\,\text{nm}、Hfin=36 nmH_{fin}=36\,\text{nm}，并展示了 pMOS/nMOS 的 IDI_D–VGV_G（不同 VDV_D）和输出特性。
  • 物理意义：更多表面被 gate 控制 → electrostatics 更强 → DIBL 更小、IOFFI_{OFF} 更低；同时 ON 态时“可导电的界面/截面”也更多 → IONI_{ON} 更有利。

Double-Gate vs. Tri-Gate FET ｜ 两者区别

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比较两者的“工艺与寄生”：

  • Double-Gate：不需要非常苛刻的 gate etch selective（因为有 protective dielectric hard mask），工艺窗口相对友好。
  • Tri-Gate：fringing capacitance 的问题相对没那么糟，因为 fin 顶面也参与 ON 态导电；换句话说，DG 里顶面可能更多是“寄生电容”，而 tri-gate 里顶面变成“既有电容也有电流贡献”的有效部分。 DG 强在结构清晰、工艺可控；Tri-gate 强在更强的栅包围与更好的“把寄生变有效”的利用方式，适合继续 scaling。

Bulk FinFET

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FinFET 不一定非要做在 SOI 上，也可以做在 体硅（bulk-Si） 晶圆上。这样做的核心动机是“更便宜、散热更好”，但为了抑制短沟道效应，需要在鳍底部做一些“止穿通/止漏”的电势工程。

  • FinFETs can be made on bulk-Si wafers
    • ✓ lower cost（不用 SOI 晶圆）
    • ✓ improved thermal conduction（体硅导热更好，SOI 的 BOX 会更像“隔热层”）
  • 关键难点：bulk 下方不是 BOX 绝缘层，漏端电场更容易“钻到鳍底/体区”去影响沟道
    • 所以会用 SSRW（super-steep retrograde well） 或者 punch-through stopper（在鳍底部做一层高掺杂/势垒区）来阻断穿通与 DIBL
  • 90 nm LgL_g 的 bulk FinFET 已经做出来，DIBL=25mV（说明短沟道控制确实可行）

Fin 设计要考虑什么｜Fin Design Considerations

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FinFET 的电学特性很大程度由鳍的几何参数决定，尤其是宽度、⾼度、间距。

  • Fin Width（鳍宽 WfinW_{fin}）
    • 决定 DIBL：鳍越窄，门对沟道的控制越强，漏端电场越难把势垒拉低 → DIBL 越小 → IoffI_{off} 越好压
  • Fin Height（鳍高 HfinH_{fin}）
    • 受限于刻蚀工艺：鳍想做得很高不容易（高深宽比刻蚀、倒塌、粗糙度、均匀性）
    • tradeoff：做高了等效宽度增大（驱动电流更大），但工艺难度/变异性也上升
  • Fin Pitch（鳍间距 PfinP_{fin}）
    • 决定版图面积密度：pitch 越小，单位面积能塞更多 fins
    • 也会限制 S/D 的离子注入倾角（pitch 太密会挡住注入）
    • tradeoff：性能 vs. layout efficiency（密一点面积更小但工艺窗口更窄、寄生更难搞）

FinFET 的版图直觉｜FinFET Layout

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FinFET 的沟道宽度不是连续可调，而是“按鳍数离散量化”。

  • 平面 MOSFET：你画多宽就是多宽（WW 连续）
  • FinFET：你靠 “几根鳍” 来决定等效宽度（NfinN_{fin} 离散）
    • 常用的近似是：一根鳍贡献的导电“周长”大约是 2Hfin+Wfin2H_{fin}+W_{fin}
    • 所以 Weff≈Nfin(2Hfin+Wfin)W_{eff}\approx N_{fin}(2H_{fin}+W_{fin})
  • 另外提到：S/D fins 可以通过选择性外延（selective epitaxy）“长肉合并”，让接触更容易、降低串联电阻、也利于互连

FinFET 进入 SRAM｜FinFET-Based SRAM Design

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FinFET 除了逻辑门电路，也能用于 SRAM，并且 通过器件结构/鳍数选择 改善SRAM 的稳定性与面积。

  • 6T SRAM cell 仍然是同一套拓扑，但器件的“驱动强弱”变成用 NfinN_{fin}（或者不同器件的 fin 数）去配比
  • slide 给了 butterfly curves（静态噪声容限 SNM 的直观展示）
    • 多 fin / 更强的器件通常能带来更大的保持裕量（曲线“蝴蝶”更胖更稳）
  • 还提到 “independently gated PGs（pass gates）” 可以帮助缩小 cell area：本质是让版图组织更高密、器件功能划分更灵活

Remaining FinFET Challenges

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FinFET 解决了很多短沟道问题，但也引入了新的“工程代价”。

  • VTHV_{TH} adjustment（阈值调节）
    • 主要靠 gate work-function（WF）工程或 LeffL_{eff} tuning
    • 对高深宽比、多鳍器件，很多“动态 VTHV_{TH} 控制”（比如强 body effect 的那类玩法）不太好做
  • Fringing capacitance（门与 S/D 顶部/底部的边缘电容）
    • Fin 结构三维边缘多，寄生电容更复杂
    • 缓解：缩小 fin pitch、做 via-contacted / merged S/D（让互连与接触更“干净”）
  • Parasitic resistance（寄生电阻）
    • 三维结构导致 S/D 掺杂要“包裹式”更均匀才行
    • 传统离子注入很难把鳍侧壁/底部都打匀 → 需要更“conformal”的掺杂手段
  • Variability（变异性）
    • 性能对 WfinW_{fin} 极敏感：鳍宽一点点波动，电学差很多
    • 若用 undoped channel，则 WF variation 可能变成主导随机源（反而不是传统的 RDF）

为什么开始大量用仿真｜Device and Process Simulation

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  • Device simulation（器件仿真）
    • 商用仿真能把你书里那些方程几乎同时解掉（漂移扩散/泊松/连续性等），近似更少
    • 价值：在流片前，就能快速看到 I-VI\text{-}V、DIBL、IoffI_{off} 等趋势
  • Process simulation（工艺仿真）
    • 输入：光刻版图、注入剂量/能量、氧化/退火温度与时间等
    • 输出：2D/3D 的“真实结构”（薄膜沉积/生长/刻蚀 + 掺杂分布）
    • 然后把这个结构喂给 device simulator，再加电压去算电特性（工艺→结构→电学）

Corner effect｜角落效应

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FinFET 的反型层不是一张“无限薄的皮”，它有明显厚度 TchT_{ch}，而且在鳍的角落更容易出现亚阈值反型电荷。

  • inversion layer has significant thickness TchT_{ch}
  • corners 上更容易聚集 subthreshold inversion electrons
  • 这会影响：亚阈值斜率、IoffI_{off}、以及器件之间的一致性（角落的几何/粗糙度也更敏感）

MOSFET Compact Modeling for Circuit Simulation

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电路仿真需要的是紧凑模型，而不是把 TCAD 全套方程塞进 SPICE。

  • circuit simulation 里 MOSFET 用解析型方程（compact model）表示
  • device model 是 technology/manufacturing ↔ design/product 的桥梁
    • 另一个桥梁是 design rules（版图规则）
  • 电路设计可以：
    • A. 直接做电路仿真
    • B. 用已经预先仿真/表征好的 cell library（标准单元库）
  • BSIM：最早/最典型的 industry standard MOSFET model，后续不断扩展以覆盖更多物理效应与工艺节点

从平面到全包围｜SOI MOSFET Evolution

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门-沟道电容耦合越强，短沟道效应越容易压，IoffI_{off}越好控。所以结构演进基本就是“门包得越来越多”。

  • Bulk-Si planar → SOI UTB planar → Double gate → FinFET → Tri-gate → Pi-gate / Ω-gate → GAA
  • 其中 GAA（gate-all-around）被认为给了“最大”的 gate-to-channel coupling（门把沟道完全包起来）

3-D 器件结构 ｜ 3-D Device Structures

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  • Planar SOI（平面SOI）：二维沟道，栅控能力相对有限，但结构简单。
  • FinFET（鳍式）：把沟道“竖起来”，栅对沟道侧壁的控制更强，更适合高密度集成。
  • DG-FinFET / RG-FinFET / Stacked FinFET：在 FinFET 基础上进一步增强栅控或“堆叠沟道”，提升单位面积有效沟道宽度（area efficiency）。 图里用“Area Efficiency（面积效率）”来表达同样占地（pitch）下，能提供多少等效沟道周长/宽度：
  • 对 DG-FinFET（只主要利用两侧壁）：r=2HPr = \frac{2H}{P}
  • 对 RG-FinFET（侧壁 + 顶部也参与导电/受栅控）：r=2(H+T)Pr = \frac{2(H+T)}{P} 其中：

从 Planar → FinFET →（更强的包围/堆叠）结构，本质是在“同样占地”里塞进更多可控沟道，提高密度与性能/功耗潜力。

缩放到路线图尽头 ｜ Scaling to the End of the Roadmap

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32 nm planar → 22 nm multi-gate（多栅/FinFET） → beyond 10 nm stacked nanowires（堆叠纳米线/GAA）

  • 左：平面器件的截面（NMOS/PMOS）随着缩放，短沟道效应更难压制。
  • 中：多栅/3D（FinFET 类）通过更强的栅包围提升静电控制。
  • 右：纳米线/堆叠GAA把“栅包围”做到更彻底，并通过“垂直堆叠沟道”提高单位面积驱动能力——是往 10nm 以下走的重要路线。 堆叠的 GAA FET（Gate-All-Around）有最高的 layout efficiency（版图效率）

三维晶体管持续演进 ｜ 3-D Transistor Keeps Evolution

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图给出一条很典型的演进链：

  1. Triple-gate FinFETs（三栅 FinFET）
  2. GAA vertically stacked lateral nanosheet FETs（堆叠纳米片GAA）
  3. Forksheet (FS) FET（分叉片/叉形片结构）
  4. CFET（把 N/P MOS 垂直堆叠）
  • Nanosheet GAA：把沟道从“鳍”变成“片”，并做垂直堆叠，通常更易获得更高驱动与更好电控。
  • Forksheet：核心目的是把 n/p 器件之间的隔离/间距做得更紧凑，从而继续压缩标准单元尺寸（更高密度）。
  • CFET：把 NMOS 和 PMOS 直接上下堆叠，理论上能显著减少占地（尤其对逻辑单元高度很关键），但工艺集成难度也最高。

FinFET 延续摩尔定律20年 ｜ FinFET: Extend Moore’s Law for 20 Years

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节点从 N7 → N5 → N3 → N2 → A14 → A10 → A7 → A5 → A3 → A2 → sub-A2。

工艺从FinFET → Nanosheet → CFET → 2DFET（?）

  • Continued dimensional scaling（继续几何缩放）：下面用金属间距（metal pitch）等指标从 ~40nm 降到 ~14–10nm 级别，暗示互连/布线也在同步成为关键瓶颈。
  • Chip Interconnect Architecture（互连架构）：出现 Back-side Power（背面供电）
许可协议

© Soleil. This post is licensed under CC BY-NC-SA 4.0.

Lecture 12：MOSFET 尺寸缩微
押题密卷

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